JPH08506693A - 単層の多結晶シリコン層を有するフラッシュｅ▲上２▼ｐｒｏｍセル - Google Patents

Abstract

(57)【要約】 フラッシュＥ²ＰＲＯＭセル（１３０）が開示されており、このセルは、単層多結晶シリコン層（１３２）を有している。この多結晶シリコン層の一部は、このセルのトランジスタのフローティングゲート（１６０）を形成し、また一部はフローティングゲートとつながったコンデンサのひとつの電極（１６８）を形成し、さらに一部は、このセルの第２のトランジスタのゲート（１５６）を形成している。

Description

【発明の詳細な説明】 単層の多結晶シリコン層を有する フラッシュＥ²ＰＲＯＭセル発明の背景 産業上の利用分野 本発明は、メモリセルに関する。特に、多結晶シリコン含有層を１層のみ有す るフラッシュＥ²ＰＲＯＭセルに関する。従来技術 第１図に従来技術の典型的なフラッシュＥ²ＰＲＯＭセル１０を示す。このセ ル１０はトランジスタ１１からなり、トランジスタ１１は、例えばＰ型の基板１ ２を有する。Ｎ型のソース１４とドレイン１６が基板１２の表面に形成され、そ の間の基板１２の表面にチャネル領域１８が画定されている。チャネル領域１８ の上に酸化膜２０が置かれ、その上には第１多結晶シリコン層２２が配置されて いる。多結晶シリコン層２２の上には酸化膜２４が配置され、さらにその上には 第２多結晶シリコン層２６が配置されている。多結晶シリコン層２２はトランジ スタ１１のフローティングゲートであり、一方多結晶シリコン層２６はその制御 ゲートである。 よく知られているように、トランジスタ１１の閾値電圧はフローティングゲー ト２２に電子を注入したり、またはそれから電子を取り除いたりすることによっ て変えること ができる。フローティングゲート２２に電子を注入するときは（それによってセ ル１０をプログラムする）、典型的なフラッシュＥ²ＰＲＯＭセルの場合、ソー ス１４をグランド電位に保ち、制御ゲート２６とドレイン１６とを高電位にする 。電圧はトランジスタ１１がアバランシェ状態になるように十分大きく、ホット エレクトロンが酸化膜２０を通ってフローティングゲート２２に注入される。フ ローティングゲート２２から電子を取り除くときは（それによってセル１０を消 去する）、今度も典型的なフラッシュＥ²ＰＲＯＭセルの場合だが、ソース１４ を高電位にし、一方制御ゲート２６をグランド電位にする。それにより、電子は フローティングゲート２２から酸化膜２０を通ってソース１４へ引き出される。 このようなデバイス、（２層の多結晶シリコンを用いているため“２層多結晶 ”デバイスと呼ばていれる）を製造することは簡単ではなく、製造工程に於ける 微妙な変動に大きく影響され、製造されたデバイスが所望の働きをしないばかり か、全く動作しないこともある。 ただ１層の多結晶シリコン層（単層多結晶シリコン層）３２を有する従来技術 のセル３０を第２図〜第４図に示す。Ｐ型基板３４に、Ｎ型領域３６、３８、４ ０、及び長寸のＮ型領域４２が形成されている。Ｎ型領域３６と３８はＰ型領域 ４４によって分離され、Ｎ型領域３８と４０はＰ型領域４６によって分離されて いる。 酸化膜４８（図面を明確にするため第２図からは取り除かれているが、その一 部は第３図、第４図に見られる）はこの構造を全体に渡って覆っており、その一 部である薄い部分酸化膜４７Ａ、４７Ｂ、４７Ｃ、４７Ｄはそれぞれ、領域４４ 、４６、４０、４２を覆っている。領域３６、３８、４０の上にはそれぞれ、開 口部５０、５２、５４がある。残りの部分は厚いフィールド酸化膜４９に覆われ ている。 多結晶シリコン層３２の一部はトランジスタ５８の多結晶シリコンのゲート５ ６となっている。このゲート５６はＰ型領域４４を覆う薄い部分酸化膜４７Ａ上 に配置されている。Ｐ型領域４４を挟んで対峙するＮ型領域３６と３８はトラン ジスタ５８のソースとドレインとなっており、従ってソース３６とドレイン３８ との間のＰ型領域４４はトランジスタ５８のチャネル領域となっている。多結晶 シリコン層３２の一部はさらに、トランジスタ６２のフローティングゲート６０ となっている。このゲート６０は薄い部分酸化膜４７Ｂ上に配置されており、こ の部分酸化膜４７ＢはＰ型領域４６を覆っている。Ｎ型領域３８はこのトランジ スタ６２のソースとなっており（この領域３８は第１のトランジスタ５８にとっ てはドレインとなっている）、Ｎ型領域４０はドレインとなっている。 多結晶シリコン層３２の一部分６４は薄い部分酸化膜４７Ｃ上に配置されてお り、この部分酸化膜４７Ｃによって トンネル領域６６が画定されている。多結晶シリコン層３２の一部６０と６４は 、多結晶シリコン層３２の一部６８を介してつながっている。この多結晶シリコ ン層３２の一部６８は薄い部分酸化膜４７Ｄ上に配置されており、この部分酸化 膜４７ＤはＮ型領域４２を覆っている。多結晶シリコン部分５６、６０、６４、 ６８はデバイス３０の単層多結晶シリコン層の一部である。 Ｎ型領域４２はトランジスタ６２の制御ゲートとなっている。第３図に示され ているように、多結晶シリコン層部分６８とＮ型領域４２はコンデンサ７０を形 成し、その結果、多結晶シリコン層部分６０はトランジスタ６２のフローティン グゲートとして働く。 容易にわかるように、上述した方法で、このトランジスタ６２をプログラムし たり消去したりすることができる。すなわち、ドレイン４０をグランド電位に保 ったままＮ型領域４２に高電位を付加することによってフローティングゲート６ ０に電子を注入し、ドレイン４０に高電位を付加し、Ｎ型領域４２をグランド電 位に保つことによってフローティングゲート６０から電子を取り除くことができ る。 第２図〜第４図に示された従来のセルにも、単層の多結晶シリコン層からなる という利点があるが、フラッシュＥ²ＰＲＯＭセルとして用いるセルの場合、さ らに別の利点が考案される。発明の開示 本発明によるフラッシュＥ²ＰＲＯＭセルとしての特別な用途向けのメモリセ ルは、単層の多結晶シリコン含有層を有し、この多結晶シリコン含有層は、（１ ）アクセストランジスタのゲート、（２）フラッシュＥ²ＰＲＯＭトランジスタ のフローティングゲート、（３）コンデンサのひとつの電極（もう一方の電極は フラッシュＥ²ＰＲＯＭトランジスタのゲートである）を形成する。フラッシュ Ｅ²ＰＲＯＭトランジスタは、このトランジスタをアバランシェ状態にし、ホッ トエレクトロンをトランジスタの酸化膜を通してフローティングゲートに注入す ることによりプログラムされる。一方、フラッシュＥ²ＰＲＯＭトランジスタは 、酸化膜を電子がトンネル効果によって通過することにより消去されるが、この 酸化膜は薄いトンネル領域を備えていない。図面の説明 第１図は、従来のフラッシュＥ²ＰＲＯＭメモリセルの断面図である。 第２図は、別の従来技術によるＥ²ＰＲＯＭメモリセルの平面図である。 第３図は、第２図の線３−３に沿った断面図である。 第４図は、第２図の線４−４に沿った断面図である。 第５図は、本発明によるフラッシュＥ²ＰＲＯＭセルの平面図である。 第６図は、第５図の線６−６に沿った断面図である。 第７図は、第５図の線７−７に沿った断面図である。 第８図は、第５図〜第７図に示されたトランジスタの平面図である。発明の詳細な説明 第５図〜第６図に示されているように、Ｐ型基板１３４に、Ｎ型領域１３６、 １３８、１４０、及び長寸のＮ型領域１４２が形成されている。Ｎ型領域１３６ と１３８はＰ型領域１４４によって分離され、Ｎ型領域１３８と１４０はＰ型領 域１４６によって分離されている。 酸化膜１４８（図面を明確にするため第５図からは取り除かれているが、その 一部は第６図、第７図に見られる）は、従来技術の実施例と同様に、この構造を 全体に渡って覆っており、その一部である薄い部分酸化膜１４７Ａ、１４７Ｂ、 １４７Ｄはそれぞれ、領域１４４、１４６、１４２を覆っている。領域１３６、 １３８、１４０の上にはそれぞれ、開口部１５０、１５２、１５４がある。残り の部分は厚いフィールド酸化膜１４９に覆われている。 多結晶シリコン層１３２の一部はトランジスタ１５８の多結晶シリコンのゲー ト１５６となっている。このゲート１５６はＰ型領域１４４を覆う薄い部分酸化 膜１４７Ａ上に配置されている。Ｐ型領域１４４を挟んで対峙するＮ型領域１３ ６と１３８はトランジスタ１５８のソースとドレインとなっており、従ってソー ス１３６とドレイン１３８との間のＰ型領域１４４はトランジスタ１５８のチャ ネル領域となっている。多結晶シリコン層１３２の一部はさら に、トランジスタ１６２のフローティングゲート１６０となっている。このゲー ト１６０は薄い部分酸化膜１４７Ｂ上に配置されており、この酸化膜１４７Ｂは Ｐ型領域１４６を覆っている。Ｎ型領域１３８はこのトランジスタ１６２のソー スとなっており（この領域１３８は第１のトランジスタ１５８にとってはドレイ ンとなっている）、Ｎ型領域１４０はドレインとなっている。 多結晶シリコン層１３２の一部１６０は、Ｎ型領域１４２の上方に配置された 多結晶シリコン層１３２の一部１６８とつながっている。多結晶シリコン部分１ ５６、１６０、１６８はデバイス１３０の単層多結晶シリコン層の一部である。 Ｎ型領域１４２はトランジスタ１６２の制御ゲートとなっている。第６図に示 されているように、多結晶シリコン層部分１６８とＮ型領域１４２はコンデンサ １７０を形成し、その結果、多結晶シリコン層部分１６０はトランジスタ１６２ のフローティングゲートとして働く。 セル１３０のプログラミング、すなわち、フローティングゲート１６０への電 子の注入は、ソース１３８の電位をグランドに保ったまま、制御ゲート１４２と ドレイン１４０に高電位を付加することによって行われる。付加される電圧はト ランジスタ１６２がアバランシェ状態になるように十分大きく、ホットエレクト ロンがチャネル領域１４６から酸化膜１４７Ｂを通ってフローティングゲート１ ６０ に注入され、トランジスタ１６２の閾値電圧が変わる。セル１３０を消去するに は、トンネル効果によって酸化膜１４７Ｂを電子が通り抜けるように、制御ゲー ト１４２をグランド電位に保ち、ソース１３８に高電位が付与される。 トランジスタ１５８はアクセストランジスタとして働き、Ｅ²ＰＲＯＭトラン ジスタ１６２にアクセスするときにオン状態になる。 酸化膜１４７Ｂの厚さが概ね均一であり（第６図参照）、従来技術のように薄 い部分を含んでいないため、セル１３０を消去するのにかかる時間は従来のセル より若干長くなるかもしれない。しかし、フラッシュＥ²ＰＲＯＭセルのアレイ の特質は全てのセルが同時に消去されるという点にあるため、消去時間の遅れは 、選択された個々のセルを消去する場合と比べると、さほど重要ではない。その ような場合には個々のセルの累積消去時間はアレイ全体の消去時間に大幅な遅れ をもたらす。このことにより、本発明によるセルの構造は従来よりずっと単純に なり、しかもフラッシュＥ²ＰＲＯＭ技術として直ちに使用することができる。 このことは、すなわち、酸化膜１４７Ｂをトンネル領域を持つように特別に形 成する必要がなく、トンネル領域が不要になり、さらにそれに伴う多結晶シリコ ン領域も不要になるため、セルの大きさを第２図〜第４図に示される従来のセル に比べて小さくできるということを意味する。さらに、これらの効果は全て、デ バイスに単層の多結晶シリ コン層を用いることにより達成されるため、製造工程は簡単であり、高い歩留ま りが得られることも付記すべきであろう。 変形実施例として、多結晶シリコン層１３２は１００％の多結晶シリコンであ る必要はなく、例えば一部は多結晶シリコンで一部はバランスシリコン化合物（ balance silicide）であってもよい。 本出願と出願人を同じくする、係属中の、１９９２年６月１９日に出願された 米国特許出願第０７／０９１，３５７号（タイトル：“ＦＬＡＳＨ Ｅ²ＰＲＯ Ｍ ＡＲＲＡＹ”、発明者：パトリック・ワング（Ｐａｔｒｉｃｋ Ｗａｎｇ） 、代理人の整理番号：Ｍ−２１０１ ＵＳ）を参照されたい。この特許出願はこ こで言及したことにより、本出願の一部とされたい。この特許出願明細書中では 、本発明によるセルを使用することのできるＥ²ＰＲＯＭアレイが開示されてい る。 このようなタイプのデバイスについて、第８図を参照して、デバイスを動作さ せる上で重要な消去結合比（eracecoupling ratio）と書き込み結合比（write c oupling ratio）について以下に述べる。 説明のため、以下のように定義する。 Ａ₁＝多結晶シリコン層１３２のＮ型領域１４２を覆っている部分の面積； Ａ₂＝多結晶シリコン層１３２に覆われたソース領域１３ ８の面積； Ａ₂ ¹＝多結晶シリコン層１３２のフローティングゲート１６０の面積（面積Ａ ２を含む）； Ａ₃＝多結晶シリコン層１３２の厚いフィールド酸化膜を覆っている部分の面 積； Ｔox₁＝薄い酸化膜の厚さ； Ｔox₂＝厚い酸化膜の厚さ； Ｗ_EFF＝Ｎ型領域の幅（第８図）； ＬＤ＝多結晶シリコン層１３２によって覆われたソース領域１３８の幅（第８ 図）； Ｗ₁＝トランジスタのフローティングゲートを形成している多結晶シリコン層 の幅（第８図） さらに、Ｅ²ＰＲＯＭトランジスタ１６２の様々な箇所のキャパシタンスは、 以下の関係式に従う。 トランジスタ１６２の消去結合比は以下の式で与えられる。 一方、トランジスタ１６２の書き込み結合比は以下の式で与えられる。 セルを正確に効果的に消去するためには、消去結合比が大きいこと（例えば０ ．９以上）が重要である。一方、書き込み結合比は小さくてもよく、例えば０． ６で十分である。 以下のようなデバイスを仮定すると、 従って、 となる。 Ａ₁として２５μm²のかわりに、１０μm²を用いると、 となり、従って、 となる。 Ａ₁として２５μm²のかわりに、４０μm²を用いると、 となる。 セルの書き込み（ブログラミング）の場合は以下のようになる。 上記の第１の例と同じサイズであると仮定し、さらにＷ₁＝１．０μmであると すると、 となり、 Ａ₁＝１０μm²の場合は、 となり、 Ａ₁＝４０μm²の場合は、 となる。 以上のように、消去結合比は非常に大きく、一方書き込み結合比もまた大きく 、従来のフラッシュＥ²ＰＲＯＭセルの結合比０．６５と比べて好ましい。

【手続補正書】特許法第１８４条の８ 【提出日】１９９４年７月１３日 【補正内容】請求の範囲 １．Ｅ²ＰＲＯＭセルであって、 このセルは、第１の導電型を有する基板を有し、 第２の導電型を有するソース領域と、ドレイン領域と、制御ゲート領域とが前 記基板の表面に配置され、かつ前記基板中に延在し、 前記ソース領域とドレイン領域はその間にチャネル領域を画定し、かつ前記制 御ゲート領域と分離され、 さらに前記セルは、 前記基板の表面上に形成され、前記ソース領域、ドレイン領域、チャネル領域 、制御ゲート領域の各領域の上に配置された部分を有する酸化膜と、 前記酸化膜上に形成され、かつ多結晶シリコンを含有するフローティングゲー トとを有し、 このフローティングゲートは前記セルが含むただ１層の多結晶シリコン層の一 部であって、さらに単独で、 前記制御ゲート領域の上に配置された第１部分と、 前記ソース領域の一部と前記ドレイン領域の一部と前記チャネル領域の上方に 配置された第１パートと、前記第１部分と前記第１パートとを結ぶ第２パートと からなる長寸の第２部分とを有し、 前記第１部分と前記制御ゲート領域によって第１コンデンサＣ₁が形成され、 前記第２部分の第１パートと前記ソース領域によって第２コンデンサＣ₂が形成 され、前記第２部 分の第２パートと前記基板によって第３コンデンサＣ₃が形成され、 さらに、前記第１、第２、第３コンデンサによって発生する消去結合比（Ｃ₁ ＋Ｃ₂）／（Ｃ₁＋Ｃ₂＋Ｃ₃）が０．９以上になるように前記セルが構成されてい ることを特徴とするＥ²ＰＲＯＭセル。 ２．Ｅ²ＰＲＯＭセルであって、 このセルは、第１の導電型を有する基板を有し、 第２の導電型を有するソース領域と、ドレイン領域と、制御ゲート領域とが前 記基板の表面に配置され、かつ前記基板中に延在し、 前記ソース領域とドレイン領域はその間にチャネル領域を画定し、かつ前記制 御ゲート領域と分離され、 さらに前記セルは、 前記基板の表面上に形成され、前記ソース領域、ドレイン領域、チャネル領域 、制御ゲート領域の各領域の上に配置された部分を有する酸化膜と、 前記酸化膜上に形成され、多結晶シリコンを含有するフローティングゲートと を有し、 このフローティングゲートは前記セルが含むただ１層の多結晶シリコン層の一 部であって、さらに単独で、 前記制御ゲート領域の上に配置された第１部分と、 前記ソース領域の一部と前記ドレイン領域の一部と前記チャネル領域の上方に 配置された第１パートと、前記第１ 部分と前記第１パートとを結ぶ第２パートとからなる長寸の第２部分とを有し、 前記第２部分の第１パートと前記ソース領域、ドレイン領域、チャネル領域と によって第４コンデンサＣ₂ ¹が形成され、 さらに、前記第１、第３、第４コンデンサによって発生する書き込み結合比Ｃ₁ ／（Ｃ₁＋Ｃ₂ ¹＋Ｃ₃）が０．６以上になるように前記セルが構成されているこ とを特徴とするＥ²ＰＲＯＭセル。 ３．前記セルのプログラミングが、ホットエレクトロンが前記酸化膜を通り前記 第２部分の第１パートに注入されることにより行われ、 前記セルの消去が、電子がトンネル効果により前記酸化膜を通過して前記第２ 部分の第１パートから出ていくことにより行われることを特徴とする請求項２に 記載のＥ²ＰＲＯＭセル。 ４．前記第２部分の第１パートの下に配置された前記酸化膜の部分酸化膜の厚さ が概ね均一であることを特徴とする請求項２に記載のＥ²ＰＲＯＭセル。 ５．前記第２部分の第１パートの下に配置された前記酸化膜の部分酸化膜が、薄 い酸化膜トンネル領域を有さないことを特徴とする請求項２に記載のＥ²ＰＲＯ Ｍセル。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 29/792

Claims (1)

1. 【特許請求の範囲】 １．Ｅ²ＰＲＯＭセルであって、 このセルが第１の導電型を有する基板を有し、 第２の導電型を有する第１領域と第２領域とが前記基板の表面に配置され、か つ前記基板中に延在し、 前記第１領域及び第２領域が、その間にチャネル領域を前記基板表面に画定し 、 さらに前記セルが、 前記チャネル領域上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成され、多結晶シリコンを含有するフローティングゲ ートとを有し、 前記フローティングゲートが前記セルが含むただ１層の多結晶シリコン層の一 部であって、 前記セルのプログラミング機能が前記ゲート酸化膜の一部を電子が通り抜ける ことにより行われ、 さらに、形成された前記セルが薄い酸化膜トンネル領域を備えていないことを 特徴とするＥ²ＰＲＯＭセル。 ２．フラッシュＥ²ＰＲＯＭセルであって、 このセルが第１の導電型を有する基板を有し、 第２の導電型を有する第１領域と第２領域とが前記基板の表面に配置され、か つ前記基板中に延在し、 前記第１領域及び第２領域が、その間にチャネル領域を前記基板表面に画定し 、 さらに前記セルが、 前記チャネル領域上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成され、多結晶シリコンを含有するフローティングゲ ートとを有し、 前記フローティングゲートが前記セルが含むただ１層の多結晶シリコン層の一 部であって、 前記セルのプログラミング機能が前記ゲート酸化膜の一部をホットエレクトロ ンが通り抜けることにより行われることを特徴とするフラッシュＥ²ＰＲＯＭセ ル ３．前記ゲート酸化膜の厚さが前記チャネル領域に渡って概ね均一であることを 特徴とする請求項２に記載のフラッシュＥ²ＰＲＯＭセル。 ４．形成された前記セルが、薄い酸化膜トンネル領域を備えていないことを特徴 とする請求項３に記載のフラッシュＥ²ＰＲＯＭセル。 ５．前記セルのプログラミング機能が、前記ゲート酸化膜の一部をホットエレク トロンが通過することによって行われることを特徴とする請求項１に記載のＥ² ＰＲＯＭセル。 ６．前記基板表面上にさらに付加された酸化膜と、 この付加された酸化膜上に配置され、多結晶シリコンを含み、前記フローティ ングゲートと結合した制御ゲートとを有し、前記制御ゲートが、前記フローティ ングゲートと共に前記セルが含むただ１層の多結晶シリコン層の一部であること を特徴とする請求項１乃至５に記載のＥ²ＰＲＯＭセル。