JPH08508361A - ランダムアクセスメモリ（ｒａｍ）ベースのコンフィギュラブルアレイ - Google Patents

Abstract

(57)【要約】 フィールドプログラマブル装置は集積回路基板の同じ領域を共有する導体の行および列の２つの別個の電気的に分離されるアレイ（１１および６０）を含み、１つのアレイ（１１）はランダムアクセスメモリ（７８）（「ＲＡＭ」）を形成するためにメモリセルを相互接続する。もう一方のアレイ（６０）は、メモリセルにストアされる情報により制御されるクロスポイント切換ネットワーク（６５）を全体的にまたは部分的に形成し、および／またはメモリセルにストアされる情報に従って構成可能であり動作可能である動作する電子回路（６６）に接続する。加えて、動作中に内部信号を容易に観測できるようにするために、メモリアレイ（１１）は回路アレイ（６０）の所望されるモードにアクセスするために容易に用いられる。メモリセルの状態の定期的読出しおよびリフレッシュが必要とされるが、好ましいメモリ構造は、現存のＤＲＡＭ作製技術の高い密度と低コストとの理由から、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）である。リフレッシュサイクル中に割込みすることなくメモリセル状態の連続的アサーションを許可するいくつかの回路（２１、２５および４１）および技術が用いられる。

Description

【発明の詳細な説明】 ランダムアクセスメモリ（ＲＡＭ）ベースの コンフィギュラブルアレイ 発明の背景 この発明は一般的にフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」） に関する。フィールドプログラマブルゲートまたは論理アレイは通常、ＦＰＧＡ の構成可能な（configurable）スイッチおよび構成可能な（configurable）論理 ブロックを制御するために構成（configuration）データをストアする。 先行技術のＦＰＧＡに伴う問題は、これらのチップは１つの論理ゲートにつき 費用が高いということである。別の問題は、これらの構成可能な論理チップのル ート付けを計算するのに非常に長い期間を必要とすることである。１つの先行技 術のＦＴＧＡチップでは、コンピュータによってルート付けをするのに何時間も かかり得る。先行技術のＦＰＧＡチップに伴うさらに別の問題は、それらのゲー ト利用度の低さである。先行技術のＦＰＧＡチップをルート付けるのは困難であ るため、一般的には、所与の回路設計の場合、先行技術のＦＰＧＡチップではほ んの僅かな割合のゲートしか用いられない。先行技術のＦＰＧＡチップに伴う別 の問題は、これらのチップにおかれる回路の可視性の低さである。先行技術のＦ ＰＧＡチップにおかれる回路のあるノードの値を観測するのは困難である。先行 技術のＦＰＧＡチップにおかれる回路のあるノードの値を外部で設 定するのはさらに困難である。ＦＰＧＡチップがエミュレーションのために用い られる場合、この可視性の欠如は特に不利である。エミュレーションされテスト される回路において多くの位置の可観測性および制御性を有することが所望され る。 ゆえにこの発明の１つの目的は、１つのゲートにつきコストがより低いＦＰＧ Ａチップを提供することである。 この発明のさらなる目的は、ルート付けを行なうのに計算時間がより短くて済 むＦＰＧＡチップを提供することである。 この発明のさらなる別の目的は、高いゲート利用度を有するＦＰＧＡチップを 提供することである。任意の所与の回路設計に対し、ＦＰＧＡチップにおいてよ り高い割合のゲートが利用されることが所望される。 この発明のさらに別の目的は、よりよい可視性および制御性を有するＦＰＧＡ チップを提供することである。 発明の概要 この発明の上の目的のうちのいくつかは、論理ブロックの構成可能なスイッチ および構成ビットバッファ（configuration bit buffer）に関連する、たとえば ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）ベースのメモリセルのよ うな、電荷の定期的リフレッシュを要する電荷蓄積メモリセルを用いる集積回路 チップにより達成され得る。ＤＲＡＭは非常に高密度なタイプのメモリである。 小さな ＤＲＡＭセルが、ＦＰＧＡにおいて導体を相互接続するのに用いられる構成可能 なスイッチと、論理ブロックを構成するのに用いられるバッファとに取付けられ 得る。 ＤＲＡＭベースのメモリセルは、過去においては、ＦＰＧＡチップにおける使 用には非実用的であると考えられてきた。ＤＲＡＭメモリセルはデータのビット をストアするのにキャパシタを用いる。これらのキャパシタは、ＤＲＡＭがデー タが失わないよう、定期的にリフレッシュされなければならない。これらのＤＲ ＡＭセルは、キャパシタからの値を読んでこの値を再びキャパシタに再書込みす ることによってリフレッシュされる。キャパシタの値の読出しは、先行技術のＤ ＲＡＭシステムにおいては、キャパシタにある値を一時的に破壊する。このため 、ＤＲＡＭメモリセルがＦＰＧＡチップにおいてスイッチまたはバッファに取付 けられる場合には、バッファまたはスイッチの状態はメモリセルのリフレッシュ 中に変化する可能性がある。ゆえに、メモリセルの状態に従ってセットされるエ レメントを破壊（disrupt）することなくそれらの状態を定期的にリフレッシュ できるようにするには、電荷蓄積セルのアレイの各セルの内容の別個のメモリを 含むことが必要であると示唆するものもいた。しかしながら、この発明は、その ような重複メモリを必要とすることのない２つの可能な態様でＦＰＧＡにおいて ＤＲＡＭタイプのセルを用いることができる。 この発明の１つの特定の局面に従うと、ＦＰＧＡを伴って製造されまたはエミ ュレートされ得る回路のタイプに制限がおかれる。ＦＴＧＡにおいてエミュレー トされまたはおかれる回路のタイプが、記憶素子として、情報を非同期的にスト アする組合せ論理を用いるのではなく、フリップフロップを用いるだけであれば 、ＦＰＧＡにおいてスイッチおよび／またはバッファに直接接続される伝統的な ＤＲＡＭメモリセルを用いることが可能である。エミュレートされる回路にたと え制限がおかれても、ＤＲＡＭベースのメモリセルがリフレッシュされた後にＦ ＰＧＡにおいてエミュレートされる回路のシステムクロックが１つのフリップフ ロップ記憶素子から別のフリップフロップ記憶素子に進む信号の最長伝播遅延の 時間の期間内でセットされないように、ＦＰＧＡは保証しなければならない。 この発明の他の好ましい特定の局面に従うと、伝統的なＤＲＡＭベースの切換 セルのメモリセル部分は、いくつかの特定の方法のうちの１つで修正され、バッ ファまたはインバータの切換トランジスタまたは入力と直接結合される。この結 果切換セルは、その定期的リフレッシュの間、状態に従ってセットされるスイッ チおよび構成データバッファの状態を維持する。 この結果を達成する１つの方法は、ＤＲＡＭメモリセルにおいて通常用いられ るより大きなキャパシタを用いることである。このより大きなキャパシタを用い ることにより、 リフレッシュ中において、スイッチまたはバッファでの電圧は駆動されるスイッ チまたはバッファの切換点よりも上または下に維持され得る。加えて、より大き なキャパシタへのより低速のライトバックに対応するために、ＤＲＡＭベースの メモリセルのリフレッシュサイクルの書込時間期間が引き延ばされ得る。 代替的に、抵抗性素子が、通常用いられるのと同じサイズのキャパシタを有す るＤＲＡＭベースのメモリセルに加えられてもよい。この抵抗性素子は、キャパ シタにおける値がトランジスタの切換点に達する前にＤＲＡＭ回路が値をキャパ シタにライトバックすることができるよう、メモリセルにおけるキャパシタの放 電を遅くすることができる。抵抗器は通常より大きなキャパシタの使用と組合せ ることもできる。 この発明の別の実施例は、ＤＲＡＭセルにおいて２つのキャパシタを用いるこ とである。これらの２つのキャパシタは抵抗性素子により分離される。メモリセ ルのアクセストランジスタにより接近する第１のキャパシタは、キャパシタが通 常のＤＲＡＭメモリセルにおいて読出される態様と同様の態様で読出され得る。 抵抗性素子により分離される第２のキャパシタは、それに接続されるスイッチま たはバッファがそれの状態を切換えないよう、同じほど速やかには読出されない 。リフレッシュサイクルの書込時間は、これらのキャパシタの両方がライトバッ クにおいて正しい 値にまで充電されるように増大される。 さらに、プロセスが非対称である場合、つまり論理「０」または論理「１」を 第２のキャパシタに書込むのにより時間がかかる場合は、論理「０」または論理 「１」の第２のキャパシタへの書込みを速めるのに、漏れダイオードを用いても よい。 加えて、ダイオードの一方の組は一方の方向にバイアスされかつダイオードの 他方の組は他方の方向にバイアスされる複数のダイオードを２つのキャパシタの 間に用いてもよい。これらのダイオードの使用は、列のプリチャージが第２のキ ャパシタにおいて値に影響するのを防ぐために用いられ得る。 もちろん、読出およびリフレッシュ動作中にその状態を維持するために、この 発明と整合性のあるＤＲＡＭセルに対する他の変更がなされてもよい。 ＤＲＡＭベースのメモリセルを用いることの利点には、１つのゲートにつきコ ストがより低いことが含まれる。ＤＲＡＭチップは製造するのに非常に安価であ るため、ＤＲＡＭセルの修正物を用いることの利点は、ＦＰＧＡチップに用いら れるＤＲＡＭベースのメモリセルが他の先行技術のＦＰＧＡチップよりもこの発 明のＦＰＧＡチップを１つのゲートにつきより安価にする傾向があるということ である。加えて、ＤＲＡＭベースのメモリは非常に高密度である。このプロセス 技術において、ＤＲＡＭメモリセルの密 度はメタライゼーション幅によって制限される。上に論じた付加的なエレメント は、より大きなメモリセル領域を要するべきではない。ＤＲＡＭベースのメモリ セルユニットへのアクセスラインは、これもメタライゼーション層から作られる 相互接続ラインで間隔を取られてもよい。スイッチの密度の増大により、この発 明のＦＰＧＡチップにおいてより多数のスイッチが用いられ得る。これは、フル クロスポイントアーキテクチャから派生したアーキテクチャが用いられ得るとい うことを意味する。これらのタイプのアーキテクチャは、相互接続により多くの スイッチを用いるが、論理上は相互接続がより容易である。これは、ＦＰＧＡの ゲート利用度が増大し、ＦＰＧＡをルート付けるのに要する計算時間が短縮され 得ることを意味する。ルート付け時間の短縮は、ＦＰＧＡチップのエミュレーシ ョンアプリケーションには特に利益となる。 この発明の別の局面に従うと、いくつかのノードで信号をモニタし、（可視性 ）他のノードで信号を強制する（制御性）のために、構成される（configured） 切換ネットワークまたは論理回路のノードにメモリアレイを介してアクセスする 能力を有するランダムアクセスメモリ（「ＲＡＭ」）が提供される。この利点は ダイナミックタイプのＲＡＭセルの使用を必要とはしないが、ＤＲＡＭアレイが 、その密度が高く、１ビットについてのコストが低く、および上に論じた他の利 点から、通常は好ましい。可観測性の 特徴が用いられ得るノードの例は、たとえば、選択される論理ブロックの入力お よび出力である。制御性の特徴の利用の例は、構成される（configured）回路の フリップフロップをセットおよびリセットすることである。制御性および可観測 性の特徴の利用は、実際の論理回路をエミュレートするかまたはチップ上に構成 される特定の回路設計をテストする際に特に望ましい高いレベルの可視性および 制御を可能にする。（構成された回路を変更するために全体の直列ビットストリ ームのロードを要する既存のシステムに対立するものとして）制御メモリ位置に ランダムにアクセスしプログラミングすることによって、エミュレートまたはテ ストされる回路は全体的にまたは部分的に容易にかつ速やかに再構成可能（reco nfigurable）であるため、構成された回路の接続および論理機能は容易かつ速や かに編集され得る。 この発明のさらなる利点は、エミュレーシヨンにおいて値をセットする行およ び列デコーダの使用に関する。メモリセルはちょうどスイッチおよびバッファの 位置に位置付けられ得、デコーダの行および列ラインは論理ゲート間の切換えに 用いられる相互接続ラインと交互に重ねられ得る。 図面の簡単な説明 この発明の上述のおよび他の特徴および局面は、添付の図面に関連した以下の 詳細な説明を読めばより明らかとなり、 図１は、この発明のさまざまな局面を実施する完全な集積回路システムの機能 エレメントを示し、 図２Ａおよび図２Ｂは、図１の集積回路内に含まれる例示の切換セルの２つの 集積回路チップのレイアウトを示し、 図３Ａは、図１の集積回路内に含まれる例示の論理ユニットの集積回路チップ のレイアウトを示し、 図３Ｂは、図３Ａのレイアウトにより実現される回路の図であり、 図４は、図１の集積回路内に含まれる別の例示の論理ユニットの集積回路チッ プのレイアウトを示し、 図５は、図１の集積回路内に含まれる入力／出力ユニットの集積回路チップの レイアウトを示し、 図６は、先行技術のＤＲＡＭセルの概略図であり、 図７は、メモリセルの漏洩、読出、および書込期間中における論理「１」およ び論理「０」に対する図６のメモリセルのキャパシタにおける電圧のグラフであ り、 図８は、２つのラインを相互接続するスイッチに接続されるアクセストランジ スタと抵抗性素子とを含むメモリセルを示すこの発明の１つの実施例の概略図で あり、 図９は、ＦＰＧＡ上のエミュレートされる回路の部分と、図８に示されるメモ リセルのタイプの使用に必要なインターロック回路とを示すブロック図であり、 図１０は、図８に示されるメモリセルの使用上の制限を説明するのに用いられ るタイミング図であり、 図１１Ａは、大きな抵抗性素子を伴うメモリセルを用いるこの発明の実施例の 概略図であり、 図１１Ｂは、抵抗性素子Ｃ₂を含むメモリセルに接続される固有キャパシタン スＣ₁を含むあるプリチャージ回路を示す概略図であり、 図１２は、漏洩、読出、および書込期間中における論理「１」および論理「０ 」に対する図１１Ａのキャパシタでの電圧を示す、このキャパシタでの電圧のグ ラフであり、 図１３Ａは、キャパシタとアクセストランジスタとの間に位置される抵抗性素 子を有するメモリセルを示すこの発明の実施例の概略図であり、 図１３Ｂは、列とアクセストランジスタとの間におかれる抵抗性素子を示すこ の発明の実施例の概略図であり、 図１４は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図１３Ａおよび１３Ｂにおけるキャパシタでの電圧のグラフであり、 図１５は、抵抗性素子により分離される、メモリセルの２つのキャパシタを示 すこの発明の別の実施例の概略図であり、 図１６は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図１５のメモリセルのためのキャパシタＡでの電圧のグラフであり、 図１７は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図１５のメモリセルのた めのキャパシタＢでの電圧のグラフであり、 図１８は、漏れダイオードにより分離されるキャパシタＡおよびＢを示すこの 発明のさらに別の実施例の概略図であり、 図１９は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図１８のメモリセルのキャパシタＡでの電圧のグラフであり、 図２０は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図１８のメモリセルのキャパシタＢでの電圧のグラフであり、 図２１は、反対方向にバイアスされる２組のダイオードによってキャパシタＡ がキャパシタＢから分離されるメモリセルを図示するこの発明のさらに別の実施 例であり、 図２２は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図２１のメモリセルのキャパシタＡでの電圧のグラフであり、 図２３は、漏洩、読出、および書込期間中における論理「１」または論理「０ 」に対する図２１のメモリセルのためのキャパシタＢでの電圧のグラフであり、 図２４は、２つのキャパシタと２つのトランジスタとを有するメモリセルを図 示するこの発明の実施例の概略図であり、 図２５は、図２４のメモリセルのために用いられるメタライゼーション層を示 す概略図であり、 図２６は、バッファに接続される、この発明のメモリセルを図示する概略図で あり、 図２７は、可観測性ラインの１つのビットの概略図であり、 図２８は、制御性ラインの１つのビットの概略図であり、 図２９は、フリップフロップならびに可観測性および制御性特徴を含む論理ユ ニット概略図である。 好ましい実施例の説明 本発明の種々の局面を実施するシステムは、別個のパッケージまたは単一のパ ッケージのいずれにおいても２つ以上の集積回路チップで実現することができる が、コストおよび利用の観点から、その独自のパッケージ内の単一のチップ上で これを行なうのがもちろん好ましい。単一のチップ上で実現されるこのようなシ ステムの主な機能的構成要素が、図１に示される。ＲＡＭ１１は、行および列導 体の各交点に１つの割合のメモリセルの２次元アレイを設ける通常の設計に従う ものである。 行デコーダ１３は、バス１５内の行アドレスに応答して、複数の行導体１７（ ワードライン）のうちの指定された１つを選択し、その行ラインに接続された１ つ以上のメモリセルからの読出またはこれへの書込を可能化する。一度に１つ以 上のこれらのメモリセルからの読出、またはこれへの書込は、複数の列ライン１ ９のうちの所望のセルが接続されているものに適切な電圧を印加することによっ て達成 される。書込に関しては、所望のセルが接続されている所望の列が、列アドレス バス２３上のアドレスに応答してデコーダ２１によって選択される。列デコーダ ブロック２１はまた、選択されてアドレスされた列ラインを駆動するための１つ 以上の書込増幅器を含む。同様に、センスアンプ２５もまた列ライン１９に接続 され、これらは通常各列ラインにつき別個のセンスアンプであり、その出力は、 ライン２７によってマルチプレクサ２９に与えられ、マルチプレクサは列アドレ スバス２３上のアドレスに応答して１つ以上のセンスアンプ出力を選択する。セ ンスアンプ２５およびマルチプレクサ２９は、その行ライン１７が適切にエネル ギを与えられかつマルチプレクサ２９によってアドレスされた行におけるいかな るメモリセルの読出をも可能にする。マルチプレクサ２９の出力は、ゲート処理 される（gated）増幅器３１によって受取られ、これはライン３５の読出制御信 号に応答してデータライン３３において出力を与える。個々のセンスアンプ２５ はまた、少なくとも一時的にそのそれぞれの列ラインの電圧レベルをストアする ように設計される。別のゲート処理される増幅器３７はデータライン３３からの 信号を受け、これを列デコーダおよび書込増幅器ブロック２１に、ライン３９の 書込信号の活性化に応答して与える。 典型的な設計のメモリコントローラ４１もまたチップ上に含まれる。コントロ ーラ４１は図１のチップを以下を含 むパッケージピンを介してより大きなシステムの他の構成要素に接続する。すな わち、データバス４３、アドレスバス４５、クロック信号４７、行アドレススト ローブ（「ＲＡＳ」）信号４９、列アドレスストローブ（「ＣＡＳ」）信号５１ 、読出／書込制御信号５３、ならびに電力ピン５７および５９である。 ＲＡＭ１１の好ましい形態は、現在のところ最高水準にある非常に高い実装密 度のため、および比較的低コストであるため、上述のＤＲＡＭである。さらに、 ＤＲＡＭは導体および構成可能な論理ユニットのアレイ６０とうまく集積し、こ れらは、電界効果トランジスタ（「ＦＥＴ」）スイッチによって選択的に相互接 続され、それぞれメモリアレイ１１内のメモリセルの内容の制御下にあるように 構成される。しかしながら、本発明の多くの局面は、スタティックＲＡＭ（「Ｓ ＲＡＭ」）等の他の形態のＲＡＭ、電気的消去可能なプログラマブル読出専用メ モリ（「ＥＥＰＲＯＭ」）、または他の形態の不揮発性メモリとの実現も可能で ある。しかしながら、好ましい選択であるＤＲＡＭにおいて、メモリシステムは メモリセルの状態を周期的にリフレッシュする通常の能力を含んでいなくてはな らない。すなわち、ＤＲＡＭセルは各セル内のキャパシタにストアされた電荷レ ベルに対応して０または１をストアするため、この電荷は時間がたつにつれて漏 れてしまう。図１のシステムでは、導体６１は、個々のライン２７との接続によ っ て、読出増幅器２５の個々の出力をブロック２１内の書込増幅器の入力に与える 。ライン６３におけるリフレッシュ制御信号に応答して、一時的にそこにストア された読出センスアンプの出力は、書込アンプ２１を介してそれらが読出された のと同じアレイ１１の列ラインに戻される。このように、アレイ１１内のセルの 行すべてが一度にリフレッシュされる。周知のように、リフレッシュプロセスで はまず、行デコーダ１３を介してアドレスされた指定の行内のセルの状態を読出 し、セルのキャパシタにおける電荷がさらに放電されることを引起し、次にリフ レッシュプロセスによってそのフルの状態にまでキャパシタを直ちに再充電する 。リフレッシュプロセスおよび個々のセルの構成のさらなる詳細は、以下に図６ および７に関して説明する。ＤＲＡＭのリフレッシュに関する既知の技術は多数 あり、また多くの既知のＤＲＡＭシステムのアーキテクチャが存在する。 図１の例では、アレイ６０は２つの機能的に異なるセクションまたは部分６５ および６６で構成されるように示されている。部分６５は連続したまたはセグメ ントに分割された導体の行および列を含み、導体の行および列を選択的に相互接 続するため、および／または種々の構成セグメントにおいてこのような行および 列のセグメントを接続するようにスイッチングトランジスタが接続される。 アレイ６０の第２の部分６６は構成可能な論理ユニット および構成可能な入力−出力回路を含み、これらはアレイ６０の部分６５から延 在する列導体における信号を授受するように接続される。このように、アレイ部 分６５内の相互接続ＦＥＴスイッチは、アレイ部分６６内の種々の論理ユニット および入力−出力回路間の信号を相互接続する。もちろん、論理ユニットはその 代わりに、またはそれに加えて、アレイ部分６５内の行導体に接続され得る。本 発明の種々の局面の原理およびその好ましい実現例を説明する基本として、図示 のためにどちらかと言えば単純なシステムのアーキテクチャが選択されている。 導体６７はアレイ部分６６内の回路の信号出力を示しており、パッケージの外 部ピンに接続される。同様に、いくつかの外部パッケージピンが回路への入力ラ イン６８に接続される。その代わりに、ライン５５等の外部接続は、その機能が それぞれの入力−出力回路の構成の際に設定されて、双方向であってもよい。導 体６９および７０はアレイ６０のそれぞれ行および列導体の延長部である。これ らのオプションの延長部によって、単一のチップでもまたは複数のチップでも、 単一のパッケージ内でもまたは別個のパッケージ内でもさらにシステムを拡張す ることができるように、他のアレイの同様の導体との接続を可能にする。 領域６６内に含まれ得る論理ユニットのタイプは多数ある。ここで説明されて いる特定の簡略化された例では、２つのタイプの論理ユニットが用いられており 、この双方と も構成可能である。その第１のものは、２つの入力および１つの出力を備えたル ックアップ機能を有する論理ゲートであり、ゲートの機能はＯＲ、ＡＮＤ、ＮＯ Ｒ、排他的ＯＲ等の標準的なゲートタイプとして構成可能である。より多くの入 力および／または出力を備えたもののようなより複雑なゲート構造もまた含まれ る。上で挙げた機能に加えて、マルチプレクサ、トランジスタ、トライステート バッファ等を含むいかなる論理機能も実現できる。この例で示されている第２の タイプの論理ユニットは、Ｄ型フリップフロップである。好ましい論理ユニット は、４入力、１出力ルックアップ論理機能、１のフリップフロップおよびトライ ステートドライバを含み、以下に図２９に関して説明するとおりである。アレイ ６０の部分６６内の入力−出力回路は、アレイ６０の列ラインおよび外部信号間 のインタフェースをとるために適切なバッファ処理および制御部分を含む。 論理ユニットは、適切な状態をアレイ１１の関連のメモリセルにロードするこ とによって構成可能である。メモリアレイ１１の部分７１は、４つのメモリセル からの４つのライン７２等によってアレイ６０の領域６６内に含まれる構成可能 ゲート論理ユニットのうちの１つにその出力が接続されるセルを含む。このよう な論理ユニットの一例は、以下に図４に関して説明する。４つの構成信号ライン ７２に加えて、別のライン７３がメモリアレイ１１の別の領域 ７４内のメモリセルの出力を接続し、これによって構成された論理ユニット内の 信号ノードがＲＡＭアレイ１１を介してアクセスされることを可能にする。 アレイ部分６６内のフリップフロップ論理ユニットはまた、ＲＡＭアレイ１１ の部分７１内のメモリセルの状態によって構成され、この状態はライン７５を介 して伝えられる。ＲＡＭアレイ１１の別の部分７６は、フリップフロップ論理ユ ニットの状態、それを行なう信号がメモリセルからライン７７を介してフリップ フロップ論理ユニットに伝えられるようにする目的のために書込まれ得るメモリ セルを含む。部分７６内のメモリセルは、その接続または機能を構成するのとは 異なり、アレイ部分６６内の論理ユニットの動作の制御を与える。 同様に、アレイ６０の部分６５内の個々のスイッチングトランジスタは、ＲＡ Ｍアレイ１１の領域７８内の関連のメモリセルの１つの状態によってオンまたは オフ状態になるように制御される。ライン７９が、これらのメモリセルのうちの ４つの状態をアレイ６０の部分６５内の４つのそれぞれのスイッチングトランジ スタとやり取りするように図１に示されている。 電気導体の別個の行および列の２つのアレイ１１および６０は、図１において それらの別個の機能を示すように別個に示されている。アレイ６０は、その状態 がアレイ１１内の個々のメモリセルの内容によって制御される多数のス イッチングトランジスタを含む。しかしながら、これらの２つのアレイは、本発 明に従えば、半導体基板の共通の領域にわたって互いに重ね合わせられる。この 組合せの異なる部分のレイアウトは、その概念が図２Ａ−５に示される。スイッチングセルおよび構成可能な論理セルアレイ 図２Ａは、集積回路表面にわたって、平面図で、領域６５（図１）内のクロス ポイントスイッチの４つの隣接するセルおよびアレイ１１の部分７８内にあるそ れらの関連する制御メモリセル８１−８４（図２Ａ）を示す。これらのメモリセ ル８１−８４の各々の状態は、それぞれのスイッチングトランジスタ８５−８８ の各々が導電状態となるか否かを制御する。メモリ素子の各々は、その導体のア レイを介してプログラム可能であり、図２Ａにおいて列導体Ｍ１およびＭ２と行 導体Ｍ３およびＭ４とを含むように示される。図２から明らかなように、メモリ 素子８１−８４の各々は、これらが読出、書込およびリフレッシュのために個々 にアドレスされ得るように、これらの列導体のうちの１つと行導体のうちの１つ に接続される。 図２Ａのスイッチングネットワークは、列導体Ｓ１およびＳ２と行導体Ｓ３お よびＳ４によって形成される。図２Ａより、スイッチングトランジスタ８５−８ ８の各々がこれらの列導体のうちの１つと行導体のうちの１つに接続されること が認められるだろう。交差する行および列導体間の接続は、これらの導体に接続 されるスイッチングトラン ジスタのゲートにエネルギを与えることによってなされる。 図２Ａの例では、双方のアレイからの導体の行、すなわち導体Ｓ３、Ｍ３、Ｓ ４およびＭ４が、集積回路構造内で単一の金属層で形成される。同様に、列導体 Ｍ１、Ｓ１、Ｍ２およびＳ２が、第１の金属層から絶縁されて第２の金属層上に 形成される。このように、アレイ１１および６０（図１）の各々の導体は、集積 回路構造における２つの金属層の各々において組合される。図２Ａに示される４ つのクロスポイントスイッチングセルの各々は、このように２つの列ラインおよ びそれにわたる２つの行ラインを有する。既存のＤＲＡＭ技術の簡略さおよびコ ンパクトさのために、各メモリセル８１−８４は非常に小型であり、そのため図 ２Ａの４つの組合されたセルの各々も非常に小型である。まさに、これらのセル の各々をいかに小さく形成できるかという制限は、金属導体のピッチの制限であ る。したがって、各スイッチングセルが占める領域の量を低減するためには、第 ３および第４の金属層をも形成して図２Ａの導体をさらに縦方向に積層すること が望ましいかもしれない。 図２Ａに示されるスイッチングアレイのタイプは、アレイ６０の部分６５にわ たって延在されれば、フルのクロスポイント（クロスバー）スイッチを与える。 すなわち、任意の列導体を任意の行導体に接続することができる。したがって、 構成される論理ユニット間で信号を伝えるようにスイッチング部分６５から延在 する列導体に接続される、 アレイ６０の領域６６内の論理ユニットは、多数の行導体を介して他のいかなる 列導体にも接続され得る。これは、論理ユニットの計画される配線を実現する際 に最大の柔軟性を与え、したがってこのような接続をなすために個々のメモリセ ルにロードされるべき値を決定する複雑さを軽減するのに所望である。 しかしながら、フルのクロスポイントスイッチングネットワークは集積回路上 の大きな領域を必要とし、この領域は部分６５内の行導体の数を列導体の数より も少なくすることによって、または他の何らかの適切な配置によって適切な状況 で低減できる。このような低減は、一般に、特定の回路を形成するために論理ユ ニット間ルート付経路を設計することがより難しくなり、時間を消費することを 意味している。 上述のフルのクロスポイントスイッチングアレイのある応用例では、列および 行導体のいくつかまたはすべてを分離されたセグメントに分断することができる ことが望ましいかもしれない。しかしながら、２つ以上の信号をその別個のセグ メントで伝達するために単一の導体を利用することができるので、フルのクロス ポイントスイッチングネットワークが設けられないときには、このことは特に望 ましい。このような回路のレイアウトは図２Ｂに示され、これは図２のレイアウ トの変形例として示されており、同じ参照番号で特定されるすべての要素はダッ シュ記号（′）が 加えられている。行および列導体をともに選択的に相互接続するトランジスタ８ ５−８８（図２Ａ）の代わりに、トランジスタ８５′−８８′が種々の行および 列導体の経路において接続される。このような導体の各々は、メモリセルを制御 するそのトランジスタスイッチにストアされた値に依存して、１つとして維持さ れるか、または２つのセグメントに分離される。 本発明はまた、フルクロスポイント接続性が与えられない、市場で入手可能な ＦＰＧＡにおいて用いられる他の種々の導体接続配置を実現するのにも用いるこ とができる。その一例は３つ以上の対の導体間の接続のいかなる組合せをも形成 する態様でプログラムされ得るいくつかの個々のスイッチングトランジスタを含 むスイッチングネットワークである。このような応用例では、このようなネット ワークの各スイッチングトランジスタは、ＤＲＡＭアレイの関連の記憶セルの内 容によって制御される状態を有する。 図３Ａを参照して、アレイ６０（図１）の部分６６内に含まれる論理ユニット の一例が示される。簡略にするために、構成可能な論理ゲートは２つの列導体上 に支持される２つの入力ＩＮ０およびＩＮ１と、別の列導体によって支持される 単一の出力信号ＯＵＴとを有する。信号導体はアレイ６０のクロスポイントスイ ッチ部分６５に延在し、そこでスイッチングネットワークを介して領域６６内の 他の論理ユニットに接続される。列導体Ｍ５、Ｍ６およびＭ７ は、行導体Ｍ８およびＭ９と同様に、メモリアレイ１１の一部である。別の行導 体Ｏ１は、メモリセル１１の可観察アレイ部分７４内にある。 図３Ａに示される単純な論理回路の機能は、ＲＡＭアレイ１１（図１）の４つ のメモリセル８９−９２の内容によって構成される。この機能は、図３Ｂのブロ ック回路図に示され、これも同じ参照番号を用いている。効果的に、列導体ＩＮ ０およびＩＮ１におけるデジタル入力信号の４つの可能な組合せが図示されるマ ルチプレクサ回路５６を動作させ、ＯＵＴ導体において与えるためにメモリセル ８９−９２のうちの１つの内容を選択する。回路がＯＲ、ＡＮＤまたは他の何ら かの論理機能として機能するかどうかは、これらの４つのメモリセルの内容に依 存する。図示される２つの入力よりも多い数の入力を収容する論理ユニットは、 その機能を構成するのにより多くのメモリセルを用いる。たとえば、図３Ｂを参 照することによってわかるように、好ましい４入力（図示される入力ＩＮ０およ びＩＮ１と図示されないさらなる入力ＩＮ２およびＩＮ３）論理ユニットは、合 計１６までのメモリセル間でスイッチングできるように容量が増大されたマルチ プレクサ５６を用いる。図３Ｂの例の論理ユニットを実現するのに用いられてい る技術の代わりに、メモリセルの２次元アレイにおいて論理ルックアップテーブ ルをストアする技術を用いてもよいが、好ましくはない。 図３Ｂのメモリセル８９−９２の各々はバッファ９３−９６のうちの１つを駆 動することが認められる。図２Ａおよび２Ｂのスイッチングネットワークの例の ようにメモリセルをスイッチングトランジスタに直接接続するのではなく、これ らがＤＲＡＭタイプである場合には各メモリセルとともに電流源を与えることが 必要である。図示されており、かつ以下に説明するように、このようなメモリセ ルから電流が引出すとセルにストアされた電荷をたちまち失い、その状態を素早 く変え得る。したがって、出力電流が要求される各ＤＲＡＭセルにストアされた 電荷がバッファに接続され、メモリセルにストアされた電荷のレベルに依存して 、２つのレベル間でバッファの出力電流を制御する。 本発明の可観察特徴もまた、図３Ａに示されており、出力列導体ＯＵＴとメモ リアレイ列導体の１つＭ７との間に接続されたスイッチングトランジスタ９７を もって実現される。トランジスタ９７は、ＲＡＭアレイ行ラインＯ１上の電圧に 依存して、導電状態にされるか、またはされない。したがって、行ライン０１が 行デコーダ１３（図１）を介してアドレスされると、図３Ａの回路の出力は列ラ インＭ７に接続される。これによって、ＲＡＭアレイ１１を介したこの出力の選 択的な観察または監視が可能になる。このようなアレイの簡単なランダムアクセ ス可能性のために、構成される回路の内部ノード上の信号は簡単にアクセスされ 、観察され得る。 図４は、アレイ６０の部分６６内（図１）で用いられ得る別のタイプの論理ユ ニット、すなわちＤ型フリップフロップを示している。フリップフロップ回路９ ８はそのＱ出力がＯＵＴ列導体に接続されており、そのＤ入力はＤ列導体に接続 される。フリップフロップ９８へのクロック入力は、ＣＬＫとして識別される別 の列導体から入来する。フリップフロップ９８をプリセットするかまたはクリア する信号は、図示される論理素子を介してＰＲＥ／ＣＬＲとして示される別の列 導体から与えられる。ＰＲＥ／ＣＬＲ列導体上の活性信号によってフリップフロ ップ９８がそれ自体をプリセットするかまたはクリアするかは、メモリセル１の 状態によって決定され、これは図示される種々の論理素子およびインバータ４を 介してクリアおよびプリセット信号を条件づける。 それぞれバッファ５および６を駆動する２つの付加的なメモリセル２および３ は、メモリセル１の内容によって構成セットに影響を与えることなくフリップフ ロップ９８をクリアされた状態またはプリセット状態にさせることができる。メ モリセル２および３はともに、ＲＡＭアレイ１１の制御性部７６の行導体Ｃ１に 接続される。これらのメモリセル２および３にはランダムにアクセスすることが でき、フリップフロップ９８の動作を制御する必要がある場合には、それらのメ モリセルの内容を変えることができる。図に示されるように、共通の行（ワード ）導体に接続される 制御性メモリセルの代替例として、これらのメモリセルを構成論理メモリセルの 間に散在させることができる。 図２Ａ〜図４の例示的な回路によって行なわれる構成機能および制御性機能に は相違点がある。構成メモリセルにストアされたビットは、信号がそこを介して 伝達される回路を形成する接続を確立するか、または、回路がいかにして所与の 信号に応答するかという条件を確立する。図２Ａおよび図２Ｂの回路におけるメ モリセルの状態によって、直接回路接続が確立される。図３Ａの回路におけるメ モリセルの状態によって、その入力と出力との間での論理転送機能が確立される 。図４のメモリセル１の状態が、回路がＰＲＥ／ＳＥＴラインの活性信号に対し て特定の方法で応答する条件となる。一方、制御性メモリセルにストアされたビ ットによって、確立された回路内の信号の値が設定される。たとえば、図４のセ ル２および３に書込まれたビットによって、フリップフロップ９８は予め定めら れた状態にされ、これによって導体ＯＵＴ上のその出力信号の状態が制御される 。 図４の回路はまた、可観測性機能を含む。ＦＥＴスイッチ９９は、フリップフ ロップ９８の出力をメモリアレイ列ラインＭ１３に相互接続する。ＦＥＴ９９の ゲートは、ライン８０を介してメモリ行導体Ｏ２に接続される。したがって、行 Ｏ２上の信号が活性状態になると、フリップフロップ９８の出力はメモリアレイ を介して読出され得る。こ のことは、チップ上に構成される回路をテストまたはエミュレートする際に、重 要な利点となる。動作している回路の内部のフリップフロップの状態を判断でき ることは、重要なことである。 図３Ａおよび図４に概念的に示される例示的な回路のレイアウトによって、そ れぞれ可観測性トランジスタ９７および９９が別々のメモリ行ラインＯ１および Ｏ２上の信号によって導通状態にされるが、それらを、１つの行ラインに応答す るように組合せることもできる。実際に、多くのそのような可観測性ＦＥＴスイ ッチを１つの行ライン上の信号によって制御することができる。その結果、複数 の内部回路ノードにおいて複数の列信号ラインを介して同時にアクセスすること ができるようになる。 さらに、図３Ａおよび図４に示す例示的な回路では、それらのレイアウトにお いてメモリおよび論理回路の列導体を交互に配置していることに注目されたい。 これは、すべてのメモリ列導体（たとえば図４のＭ１２）が用いられているわけ ではない場合でも、１つの論理ユニットに接続されていないメモリ列導体が別の 論理ユニットに接続されるため、通常は最も便利な構成である。 図５は、アレイ６０の領域６６（図１）において繰返すことができるタイプの 入／出力回路のためのレイアウトを概念的に示している。導体５５は、図５の回 路の外側からのＣＯＮＴ．ＩＮ列ライン上の制御ビットの値に応答して、 チップ上に構成された回路への入力または出力としての役割を果たすことができ る回路チップパッド７に接続される。出力回路として動作する場合、他の構成さ れた論理ユニットからのＤＡＴＡ ＯＵＴ列導体上の信号は、パッド７に接続さ れる列導体上に転送される。入力回路として動作する場合、パッド７上の信号は 、ＤＡＴＡ ＩＮ列導体に転送され、チップ上の他の構成された論理回路によっ て用いられる。 出力を与えるために用いられる場合、メモリセル８および９は、図５の回路に 主要な構成情報を与える。メモリセル８の内容によって、回路は、その他方の入 力がＤＡＴＡ ＯＵＴ信号である排他的ＯＲゲート１０に一方の入力を与えるこ とによって、ＤＡＴＡ ＯＵＴ列導体上の信号の特定の極性を受入れるように構 成される。ゲート１０は、マルチプレクサ１２を介して出力トランジスタ１４お よび１６のゲートを制御する。トランジスタ１４および１６は、直列回路におい て、電源電圧を介して付加的なトランジスタ１８および２０に接続される。した がって、ＤＡＴＡ ＯＵＴ導体上の信号の値は、パッド７が接続される列導体に 接続されるライン２２におけるこの直列トランジスタ回路の出力を、ゲート１０ およびマルチプレクサ１２を介して駆動する。 しかしながら、この出力機能は、ＣＯＮＴ．ＩＮ列ライン上の制御ビットによ って出力機能が指定される場合にの み動作する。これは、マルチプレクサ２４を介してトランジスタ１８および２０ のゲートに接続することによって行なわれる。これらのトランジスタがオフにさ れると、ライン２２上には出力が与えられないが、これらのトランジスタがオン にされると、回路がパッド７に出力を与えることができるようになる。トランジ スタ２０への信号は、メモリセル９の内容に依存して、ゲートされたバッファ（ gated buffer）２６によって選択的に妨げられる。これにより、その後、ＣＯＮ Ｔ．ＩＮ列導体上の信号がトランジスタ１８をオンにさせる一方メモリセル９の ビットがトランジスタ２０をオフにする場合に、出力２２を開コレクタ出力とし て構成することができるようになる。 メモリセル２８および３０は、出力回路に制御性機能を与える。マルチプレク サ１２は、メモリセル３２の構成ビットに応答して、ＤＡＴＡ ＯＵＴ列導体に おける実際の信号の代わりに、メモリセル２８の内容を、出力として与えるべき 信号として選択する。同様に、マルチプレクサ２４は、メモリセル３４の構成ビ ットに応答して、ＣＯＮＴ．ＩＮ列導体上の実際の制御信号の代わりに、メモリ セル３０の内容を制御信号として代用することができる。 図５の回路を入力回路として動作させる必要がある場合、ＤＯＮＴ．ＩＮ導体 上の制御信号は、トランジスタ１８および２０をオフ（非導通）状態に維持する ように設定されるか、または、マルチプレクサ２４がトランジスタ１８お よび２０をオフにするようにメモリセル３０の内容を選択する。その後、パッド ７上のいかなる信号も排他的ＯＲゲート３６およびマルチプレクサ３８を介して ＤＡＴＡ ＩＮ列導体に通過し、他の構成された論理ユニットへの入力信号とし て用いられる。メモリセル４０の構成ビットによって回路は入力信号の極性に適 合される。構成メモリセル４４の内容に応答して、そのような実際の入力信号の 代わりに、メモリセル４２の制御性ビットを代用してもよい。 トランジスタ４６、４８、５０および５２によって、図５の回路内のある導体 上の信号が観測可能となる。これらのトランジスタの各々は、メモリ行導体Ｍ２ ２上の信号によって導通状態または非導通状態にされる。これらのトランジスタ が導通状態であるとき、ＤＡＴＡ ＯＵＴ導体上の信号はメモリ列導体Ｍ１５に 接続され、ＣＯＮＴ．ＩＮ導体上の制御信号はメモリアレイ導体Ｍ１６に接続さ れ、パッド７上の信号はメモリ導体Ｍ１７に接続され、ＤＡＴＡ ＩＮ導体上の 入力信号はメモリ導体Ｍ１８に接続される。この構成により、メモリ列導体Ｍ１ ５、Ｍ１６およびＭ１７は、それらに接続されるメモリセルにアクセスしかつ回 路の導体上の信号を集積回路チップに外側からそれらを介して観察できるように するために、異なる時間に用いられる。 メモリセル設計 種々の異なるタイプのＤＲＡＭベースのメモリセルを図 １〜図５の構造に用いることができる。ここでは、先行技術のＤＲＡＭメモリセ ルについて議論する。 図６は、先行技術のＤＲＡＭメモリセル１０１の概略図である。メモリセル１ ０１は、そのゲートが行ライン１０５に接続されかつそのソースが列ライン１０ ７に接続されるアクセストランジスタ１０３を含む。アクセストランジスタ１０ ３のドレインは容量性エレメント１０９に接続される。この容量性エレメントは 典型的には溝（trench）キャパシタから形成される。 行ライン１０５および列ライン１０７は、通常、メタライゼーションステップ で形成される金属線である。ＤＲＡＭメモリシステムでは、容量性エレメント１ ０９は、基板へのリークのため電荷を損失する。この理由のため、キャパシタ１ ０９の値を周期的にリフレッシュする必要がある。リフレッシュ動作では列ライ ン１０７は、論理「１」に対応する電圧と論理「０」に対応する電圧との間の電 圧値にプリチャージされる。典型的には、５ボルトが論理「１」に対応し、０ボ ルトが論理「０」に対応し、プリチャージ電圧は２．５ボルトである。以下に述 べるように、本発明のＦＰＧＡチップでは、論理「１」の場合に、より少ない電 圧を用いてもよいことがわかる。典型的には、列ライン１０７をプリチャージす るのに約５０ｎｓかかる。列ライン１０７をプリチャージした後、行ライン１０ ５の電圧はハイに設定され、アクセストランジスタ１０３をオンにす る。 読出期間およびライトバック期間の間のＤＲＡＭセル１０１の動作は、図７に 関して最もよく説明される。図７は、メモリセル１０１のリーク、読出および書 込の期間の間の論理「１」および論理「０」に関する図６のメモリセルのキャパ シタでの電圧のグラフである。このグラフの時間のスケールと図１２、図１４、 図１６、図１７、図１９、図２０、図２２および図２３のグラフの時間のスケー ルは同じ比率では示されていない。リーク期間は、読出または書込期間よりもは るかに長い。リーク期間またはキャパシタ１０９のリフレッシュとリフレッシュ との間の最も長い期間は、例示的には約４ミリ秒である。図６のメモリセル１０ １のキャパシタ１０９における電圧は、図７において、論理「１」の場合に関し ては連続的なラインとして示され、論理「０」の場合に関しては点線で示されて いる。図７に示されるように、リーク期間の間のキャパシタ１０９での電圧は、 論理「１」の場合はゆっくりと低下し、論理「０」の場合にはゆっくりと上昇す る。このように電圧が変化するのは、キャパシタにおける電荷が基板を介してリ ークするためである。ＤＲＡＭメモリセル１０１のライン１０７のプリチャージ は、図７のグラフには示していない。このプリチャージ期間は、読出期間の直前 に起こる。 読出期間が始まると、アクセストランジスタ１０３がオンにされる。論理「１ 」の場合、キャパシタ１０９からの 電荷は列ライン１０７に向かい、論理「０」の場合、列ライン１０７からの電荷 がキャパシタ１０９に向かう。列ライン１０７における電圧のわずかの変化も列 １０７に取付けられたセンスアンプ（図示せず）によって感知される。読出期間 は、典型的には約３０ｎｓかかる。 このセンスアンプは、キャパシタ１０９に論理「１」がストアされたのか論理 「０」がストアされたのかを判断することができる。書込期間の間、キャパシタ １０９にストアされた値は、列ライン１０７を介してキャパシタ１０９に書戻さ れる。キャパシタの値は、論理「１」の場合には５ボルトにリフレッシュされ、 論理「０」の場合には０ボルトにリフレッシュされる。読出および書込期間の後 、行ライン１０５上の値はローに設定される。 ＤＲＡＭメモリセルでは、典型的には、メモリセルの１つの行全体が同時に読 出されかつ書戻されるように、１つの行が一度にリフレッシュされる。これは、 事実上、許容可能な最も長いリーク期間の間に行ラインの各々をリフレッシュし なければならないことを意味する。許容可能な最も長いリーク期間が４ミリ秒で ありかつ２５６の行があるとすると、１５．６マイクロ秒毎に１つの行をリフレ ッシュしなければならない。メモリセルの行のプリチャージ、読出および書込を 行なうのに１１０ナノ秒かかるため、行をリフレッシュするのにメモリセル１０ １のようなメモリセルのアクセス時間の２％未満の時間が必要であろう。 図１〜図５に示すメモリセルのようなＤＲＡＭベースのメモリセルを用いる第 １の態様を以下に説明する。図８は、２つのライン１１９および１２１を相互接 続するスイッチ１１７に接続される容量性エレメント１１５およびアクセストラ ンジスタ１１３を含むメモリセル１１１を示す、本発明の一実施例の概略図であ る。図８はまた、メモリセル１１１のアクセストランジスタ１１３に接続される 列ライン１２３および行ライン１２５を示す。メモリセル１１１およびスイッチ １１７を、図２Ａに示すメモリセルおよびスイッチとして用いてもよい。再び図 ８を参照して、メモリセル１１１の特性は図６のＤＲＡＭメモリセル１０１の特 性と類似している。図８のメモリセル１１５が非常に高いインピーダンスを有す るトランジスタ１１７のゲートに接続されるため、リーク期間、書込期間および 読出期間の間のキャパシタ１１５での電圧を図７のグラフで示すことができる。 キャパシタ１１５の電圧が、論理「０」の場合に関してはトランジスタ１１７の 低スイッチング電圧（Ｖ_IL）を超えて上昇する、または論理「１」の場合に関し てはトランジスタ１１７の高スイッチング電圧（Ｖ_1H）を下回る場合の読出およ び書込期間の間に問題が生じる可能性がある。いずれの場合にも、スイッチング トランジスタ１１５の状態は不正確であり、そのため、相互接続ライン１１９お よび１２１上のいかなる信号の値も不正確である。この理由のため、ＦＰＧＡチ ップにおいて構成データビッ トを保持するためまたは相互接続スイッチを制御するために、メモリセル１１１ のようなＤＲＡＭメモリセルを用いることは非実用的であると考えられた。典型 的には先行技術のＦＰＧＡチップは、リフレッシュを必要としないＳＲＡＭメモ リセルを用いている。 ＦＰＧＡ上に配置するまたはエミュレートするべき回路のタイプを制限すれば 、図８に示す回路をＦＰＧＡに用いることも可能である。そのような制限の１つ は、ＦＰＧＡチップに配置するべき回路が、システムクロックによってクロック されるフリップフロップを用いることによるような同期的な態様でのみ情報を維 持することである。非同期的に情報をストアする回路の一例は、システムクロッ クを用いずに入力に送り戻す出力を有する組合せ論理である。 情報を非同期的にストアする回路がメモリ１１１を用いてＦＰＧＡに配置され ると、これらの非同期回路にストアされた情報は、メモリセル１１１のリフレッ シュの間にキャパシタ１１５が読出されると破壊される。しかしながら、ＦＰＧ Ａに配置された回路における情報がシステムクロックによってクロックされるフ リップフロップにストアされると、どの情報も失われないように、メモリセル１ １１のようなメモリセルにおけるキャパシタのリフレッシュの時間を決めること ができる。 図９は、図８に示すメモリセル１１１を用いるのに必要なインターロック回路 １２９およびＦＰＧＡ上のエミュレ ートされた回路の一部分を示すブロック図である。ＦＰＧＡ上に配置された回路 の一部分であるフリップフロップ１３３および１３５にシステムクロックを送る 場合、システムブロッククロックリクエストブロック１２７がインターロック回 路１２９にリクエストを送る。さらに、行をリフレッシュする必要がある場合、 リフレッシュリクエスト回路１３１によってインターロック回路１２９にリフレ ッシュリクエストが送られる。インターロック回路１２９は、たとえばシステム クロックによってフリップフロップ１３５がデータを入力する前に信号をフリッ プフロップ１３３からフリップフロップ１３５に送ることができるように、シス テムクロックリクエストとリフレッシュリクエストとを調停する。システムクロ ック信号が送られる前の最も長い遅延時間に対応する期間には、リフレッシュ信 号をフリップフロップに送ることはできない。２つのフリップフロップの間の最 も長い信号遅延時間は、５０〜２５０ナノ秒が可能である。論理ブロック１３３ と論理ブロック１３５との間の信号は、スイッチおよび構成可能論理ブロックセ クション１３７を介して送られる。スイッチおよび構成可能論理ブロックセクシ ョン１３７は、図８のメモリセル１１１のようなメモリセルで構成されるＤＲＡ Ｍ制御ビット１３９の制御下にある。再び図９を参照して、ＤＲＡＭ制御ビット 回路１３９およびＤＲＡＭ制御ビットの値が行のリフレッシュのために不確かな 状態であれば、論理ブロッ ク１３５には正しい信号は送られないかもしれない。インターロック回路１２９ は、競合がない場合、リフレッシュ回路１４１またはシステムクロック１４３に 信号を送る。 図１０は、図８に示すメモリセルを用いる際の制限を説明するために用いられ るタイミング図である。リフレッシュ信号ラインは典型的には１１０ナノ秒の長 さのリフレッシュを示している。この行のリフレッシュは、典型的には１５．６ マイクロ秒毎に１回起こるであろう。行のリフレッシュの後、システムクロック は、フリップフロップとフリップフロップとの間の最も長い遅延時間に等しい期 間の間トリガしないであろう。なお、時間Ａでの行のリフレッシュと時間Ｂでの クロック遷移との間の時間は、最も長い遅延時間である５０〜２５０ナノ秒より も長い。オプションとして、時間Ｄでの立下がりの遷移の際にシステムクロック がトリガされると、時間Ｃでのリフレッシュ信号と時間Ｄでのクロックトリガと の間の時間は、フリップフロップとフリップフロップとの間の最も長い遅延時間 よりも長い。なお、クロック遷移とクロック遷移との間に行のリフレッシュが複 数回生じることが可能である。さらに、行のリフレッシュとリフレッシュとの間 に複数回のクロック遷移が起こることが可能であろう。回路情報がフリップフロ ップに含まれるため、図９に示すＤＲＡＭ制御ビット１３９が不確かな状態であ る場合、信号がフリップフロップ１３３からフリップフロップ１３５に移動する ために十分な 時間が与えられる限り、どの情報も破壊されない。なお、図８のメモリセル１１ １のようなＤＲＡＭベースのメモリセルは、図９のフリップフロップ１３３およ び１３５の非同期入力に接続してはならない。 ＦＰＧＡチップにおいて電荷蓄積メモリセルを用いるための第２の好ましい態 様は、基本的なＤＲＡＭメモリセルに対する変形例を作ることである。図１１Ａ 、図１３Ａ、図１３Ｂ、図１５、図１８および図２１は、図１〜図５の回路に用 いることができる電荷蓄積メモリセルを示している。以下に説明するように、こ れらのメモリセルは、メモリセルのリフレッシュの間スイッチまたはドライバエ レメントの状態情報を維持する。たとえば、メモリセルの読出および書込部分の リフレッシュの間、これらのメモリセルがスイッチのゲートに接続される場合、 ゲートの電圧は論理「１」の場合に関してはＶ_IHを上回るように維持され、論理 「０」の場合に関してはＶ_IL未満に維持される。このようにすれば、スイッチは 、メモリセルのリフレッシュの間、状態を不慮に変えることがない（すなわち、 ソースとドレインとの間を導通状態にさせることからソースとドレインとの間を 非導通状態にすることがなく、その逆もない）。 図１１Ａは大きな容量素子１４７を備えたメモリセル１４５を用いたこの発明 の実施例の概略図である。この図はメモリセル１４５、専用接続１５２およびス イッチ１５５ からなるスイッチングセル１５０を示す。専用接続１５２はメモリセル１４５と スイッチ１５５とを一意的に接続し、これらの素子の接続のみに排他的に用いら れる。示された実施例では、専用接続１５２はハードワイヤの多結晶シリコンの 接続である。メモリセル１４５はスイッチ１５５と近いので、単一の専用接続１ ５２が望ましい。 スイッチングセル１５０は相互接続または信号線１５４および１５６の付近に ある。スイッチングセル１５０のスイッチ１５５はメモリセル１４５の記憶状態 によって制御され、相互接続線１５４および１５６の間に接続される。メモリセ ル１４５はスイッチ１５５の制御のために記憶状態をストアする。メモリセル１ ４５は蓄積された電荷を用いて記憶状態をストアする型のものであって、これは 時間の経過とともに放電し、リフレッシュを必要とする。図８、１３Ａ、１３Ｂ 、１５、１８、２１および２４に示されたメモリセルもまたこの型のものである 。一般に、電荷をストアするために容量素子を用いる集積回路上のメモリセルは この型のものである。図１１Ａを参照して、メモリセル１４５は以下で説明され るリフレッシュにおいてメモリセル状態を読出しかつメモリセル状態をメモリセ ル１４５に再書込する回路に接続されている。このリフレッシュ回路は行ライン １５１と列ライン１４９とを含む。ＤＲＡＭメモリに特に用いるためのさまざま なリフレッシュ回路が技術分野において公知である。 通常、ＤＲＡＭメモリセルにおいて、容量素子はメモリセルからの読出と書込 ができるだけ迅速に行なわれるように、小さく保たれる。ＤＲＡＭセルの容量素 子が小さく保たれているため、ＤＲＡＭメモリセルのリフレッシュの間に、容量 素子の電圧は図７に示されるようにプリチャージ電圧に達する。大きなキャパシ タ１４７はメモリセル１４５の読出の間メモリで制御されたスイッチの状態を維 持する。より大きなキャパシタ１４７を用いることの利点が図１１Ｂで見てとれ るであろう。 図１１Ｂはプリチャージ回路１６１および列ライン１４９’ならびに容量性素 子１４７’を含むメモリセル１４５に接続された固有の容量Ｃ₁を示す概略図で ある。列１４９’に接続されたプリチャージ回路１６１は列ライン１４９’をプ リチャージ電圧、２．５ボルトまでプリチャージする。次にプリチャージ回路１ ６１内のトランジスタ１６３がオフになる。読出の間に行１５１’がハイになる と、トランジスタ１５３’はオンとなり、電荷が容量Ｃｓを有するキャパシタ１ ４７’と列ライン１４９’の固有の容量Ｃ１との間に分配される。Ｑ＝ＣＶであ るので、メモリセル１４５’においてより大きな容量Ｃｓが用いられると、キャ パシタ１４７’から列ライン１４９に移動する電荷のための電圧の降下または上 昇が減じられる。Ｃｓの値はＣ₁に対して、トランジスタ１５５’の状態が読出 期間の間に変わらないように選択することができる。 図１２は図１１Ａのキャパシタ１４７の電圧のグラフであって、リーク、読出 および書込期間の間の論理「１」および論理「０」のこのキャパシタの電圧を示 す。例示の目的で、図１２、１４、１６、１７、１９、２０、２２および２３に おいて、信号は０から５ボルトの範囲で変化するように示される。この発明のメ モリセルは０から３ボルトの信号の範囲を有するように設計することもでき、ま た如何なる所望の電圧範囲で設計することもできる。また、これらの図のすべて において、破線は論理「０」の場合に対応し、実線は論理「１」の場合に対応す る。 再び図１２を参照して、読出期間１６３において、論理「１」の場合の電圧は Ｖ_IHより上に維持され、論理「０」の場合の電圧は電圧Ｖ_ILより下に維持される 。こうして、スイッチのトランジスタ１５５の状態が読出期間１６３と書込期間 １６５との間維持される。図１１ｂにおいて、 ここでＱ_1bは読出期間の前のキャパシタＣ₁の電荷であり、Ｑ_sbは読出期間の前 のキャパシタＣ_sの電荷であり、Ｑ_taは読出完了後の電荷の合計であり、Ｖ_prは プリチャージ電圧であり、Ｖ_s1はリーク後のキャパシタＣ_sの電圧であり、 Ｖ_arは読出完了後の両方の容量での電圧である。例として、トランジスタ１５５ ’についてもしＶ_IHが３．５ボルトであればＶ_ILは１．５ボルトであり、Ｖ_prは ２．５ボルトであり、論理「１」または論理「０」の場合にそれぞれＶ_s1は４． ５ボルトまたは０．５ボルトであり、Ｃ_sはＣ₁より大きいはずである。加えて、 ２の容量の電圧が読出期間に完全に等しくならないように、以下で説明されるよ うな抵抗素子を付け加えることで読出期間を短縮することもできる。この場合、 Ｃ_sはいくらか小さくされる。 図１２を参照して、書込期間１６５の長さは典型的なＤＲＡＭメモリセルの書 込期間の長さより拡張する必要があることに注目されたい。書込期間はより大き なキャパシタ１４７が用いられているために、拡張しなければならない。書込期 間１６５が拡張されるため、メモリのリフレッシュに用いられる時間のパーセン テージも増加させる必要がある。この増加が可能なのは、先行技術のＤＲＡＭメ モリのリフレッシュサイクルはメモリアクセス時間全体の僅か１ないし２％を含 むのみだからである。典型的には、ＤＲＡＭメモリはアクティブメモリであって 、その行リフレッシュ時間はできる限り小さく保つ必要がある。図１１Ａのメモ リセル１４５はアクティブメモリとしては用いられていないので、この発明のこ のまたは他のメモリセルの行のリフレッシュのためにメモリによって用いられる 時間のパーセンテージはかなり増加させることができる。 図１３Ａは抵抗素子１６９が容量素子１７１とアクセストランジスタ１７３と の間に位置づけられた、メモリセル１６７を示すこの発明の実施例の概略図であ る。この抵抗素子１６９と以下で説明される他のメモリセルの抵抗素子とは好ま しくは抵抗トランジスタである。容量素子１７１は図１１Ａに示されたキャパシ タ１４７のような大きなキャパシタであってもよく、または小さなキャパシタで もよい。再び図１３Ａを参照して、抵抗素子１６９を用いることで、キャパシタ １７１の読出が遅くなり、キャパシタ１７１の値はキャパシタ１７１の電圧がス イッチングトランジスタ１７５のトリガ電圧Ｖ_IHまたはＶ_ILに達する前に読出さ れる。 図１３Ｂは列ライン１８１’とアクセストランジスタ１７３’との間に位置づ けられた抵抗素子１７９を示す、この発明の実施例の概略図である。この位置に 配置された抵抗素子１７９もまた図１３Ａに示された抵抗素子１６９と同じ効果 を有する。 図１４はリーク、読出および書込期間の間の論理「１」または「０」について の、図１３Ａのキャパシタ１７１または図１３Ｂのキャパシタ１７１’の電圧の グラフである。読出期間１８３の間に、論理「１」の場合のキャパシタ１７１ま たは１７Ｆの電圧は電圧Ｖ_IHより上に維持され、論理「０」の場合に、電圧Ｖ_IL より下に維持されることに注目されたい。この実施例において、抵抗１６９また は１ ７９のために読出がゆっくりと進むため、書込期間が始まる前に容量素子１７１ または１７１’と列ライン１８１または１８１’との間に転送される電荷の量が 少ない。転送される電荷の量が少ないため、容量素子１７１または１７１’での 電圧の変化は小さい。 ＲＣ定数が増加するため、読出期間１８３および書込期間１８５の長さが拡張 される。ＲＣ定数が増加するのは抵抗素子１６９および１７９のためである。読 出および書込期間が増加するため、リフレッシュサイクルに非常に多くの時間が 必要となる。 図１５は２のキャパシタ、すなわち、抵抗素子１８９で分離されたメモリセル １８７のキャパシタＡおよびＢを示す、この発明の別の実施例の概略図である。 このメモリセル１８７はまたアクセストランジスタ１９１を有する。抵抗素子１ ８９とキャパシタＢとはリフレッシュにおいてメモリセルの状態の値がキャパシ タＡから読出される間に、メモリセル１８７の状態を維持するのに用いられる。 キャパシタＢの電圧がスイッチングトランジスタ１９３に印加されることに注目 されたい。 図１６はリーク、読出および書込期間の間の論理「１」または論理「０」につ いての、図１５のメモリセルのキャパシタＡの電圧のグラフである。読出期間１ ９５の間、キャパシタＡの値が読出され、キャパシタの電圧はライン１９４上の プリチャージ電圧に近づく。書込期間１９７の間、 正しい電圧がキャパシタＡに書戻される。 図１７はリーク、読出および書込期間の間の論理「１」または論理「０」につ いての、図１５のメモリセル１８７のキャパシタＢの電圧を示すグラフである。 読出期間１９５’の間、キャパシタＢの電圧は論理「０」の場合には電圧Ｖ_ILを 越えて上昇することはなく、また論理「１」の場合には電圧Ｖ_IHより下がること はない。これはキャパシタＢがキャパシタＡから抵抗素子１８９によって分離さ れているからである。抵抗素子１８９はキャパシタＡからＢへの電荷の転送を遅 くする。キャパシタＡおよびキャパシタＢの電圧をその元々の値に書戻すのには 、拡張された書込期間１９７’が必要であることに注目されたい。たとえば、こ の書込期間は４００ｎｓである。キャパシタＡのサイズは通常のＤＲＡＭメモリ セルにおいて用いられる容量素子のそれよりも僅かに小さくてもよい。なぜなら キャパシタＢの容量がいくらかキャパシタＡの電圧にいくらか影響するからであ る。 図１８は漏洩ダイオード１９９によって分離されたキャパシタＡおよびＢを示 す、この発明のさらに別の実施例の概略図である。漏洩ダイオード１９９は抵抗 素子と平行なダイオードとして概略的に示される。メモリセル２０１はキャパシ タＡおよびＢが抵抗素子のみで分離されているとした場合に、キャパシタＢへの 論理「０」の書戻しがキャパシタＢへの論理「１」の書戻しよりも時間をとる場 合に 用いられる。ダイオードはキャパシタＢへの論理「０」の書込の速度を増す。な ぜならもしキャパシタＢの電圧がキャパシタＡの電圧よりも０．６ボルト大きけ れば、漏洩ダイオード１９９がオンするからである。もしキャパシタＢへの論理 「１」の書込がより時間をとる場合には、逆方向を向いた漏洩ダイオードを用い ることもできる。 図１９はリーク、読出または書込期間の間の論理「１」または「０」について の、図１８のメモリセル２０１におけるキャパシタＡの電圧を示すグラフである 。キャパシタＡは図１６で説明されたのと同様に読出されリフレッシュされる。 図２０はリーク、読出および書込期間の間の論理「１」または論理「０」につ いての図１８のメモリセル２０１のキャパシタＢの電圧を示すグラフである。論 理「０」の場合に、漏洩ダイオードがキャパシタＢの電圧が電圧Ｖ_ILより上昇す ることを防ぎ、論理「１」の場合にキャパシタＢの電圧が電圧Ｖ_IHより下がるの を防止することに注目されたい。書込期間２１３’において、キャパシタＢの電 圧は論理「０」の場合には論理「１」の場合にキャパシタＢの電圧が５ボルトに 達するよりも早く０ボルトに達する。ダイオード１９９を用いることで、論理「 ０」の書戻しがより時間をとるはずの非対称のプロセスを補償する。論理「１」 の書戻しがより時間をとるような非対称のプロセスを補償するために、逆方向を 向いたダイオードを用いるこ ともできる。 図２１は逆方向のバイアスされた２組のダイオード、２１７および２１９によ ってキャパシタＡがキャパシタＢから分離されたメモリセル２１５を示す、この 発明のさらに別の実施例である。２組のダイオードを用いることで、キャパシタ Ｂの電圧が読出期間の間に列ライン２１８のプリチャージ電圧から分離可能とな る。 図２２はリーク、読出または書込期間の間の論理「１」または論理「０」につ いての、図２１のメモリセル２１５のキャパシタＡの電圧を示すグラフである。 キャパシタＡの電圧が、一連のダイオード２１７および２１９によってスイッチ ２１９から分離できることに注目されたい。 図２３はリーク、読出または書込期間の間の論理「１」または論理「０」につ いての図２１のメモリセル２１５のキャパシタＢの電圧を示すグラフである。論 理「１」の場合、リーク期間２２０’の始めに、ライン２１８上の電圧が５ボル トまで充電されてその電圧値をメモリセル２１９に書戻しする。キャパシタＡの 電圧は５ボルトまで充電され、キャパシタＢの電圧が２のダイオード電圧降下に よりキャパシタＡから分離されているので、キャパシタＢの電圧は３．８ボルト （５ｖ−１．２ｖ＝３．８ｖ、ここで１．２ｖは２個のダイオードを介する電圧 降下である）となる。 リーク期間２２０’の間に、キャパシタＢの電圧はたとえば３．６ボルトまで 降下するが、これはたとえば３．５ ボルトであるＶ_IHよりは依然として高い。読出期間２２１’の間に、列ライン２ １８は２．５ボルトまでプリチャージされる。これは２．６ボルトよりは低いが 、３．６ボルトから２．５ボルトを減じれば１．１ボルトに等しくなり、これは ダイオード行２１７をオンにするのに必要な１．２ボルトよりは少ないので、読 出期間２２１’の間のキャパシタＢの電圧は変化しない。書込期間の間、キャパ シタＢの電圧はキャパシタＡの電圧が５ボルトに達すると迅速に３．８ボルトま で書戻しされる。 逆に、論理「０」の場合、リーク期間２２０’の始めに、電圧は１．２ボルト である。リーク期間２２０’の終りに、キャパシタＢの電圧は１．４ボルトであ る。１．４ボルトはたとえば１．５ボルトである電圧Ｖ_ILより低い。列ライン２ １８が２．５ボルトまでプリチャージされるとき、キャパシタＢの電圧は影響を 受けない。キャパシタＡの値が書込期間２２３’で０ボルトに書戻しされると、 キャパシタＢの電圧は１．２ボルトまで降下する。書込期間の間キャパシタＢの 電圧は列ライン２１８上のプリチャージ電圧に影響されないことに注目されたい 。 図２４は２のキャパシタ２２７および２２９と２のトランジスタ２３１および ２３３を有するメモリセル２２５を示す、この発明の実施例の概略図である。ア クセストランジスタ２３１が行ライン２３５の電圧でターンオンされる。アクセ ストランジスタは行２３７上の電圧によってターン オンされる。アクセストランジスタ２３３はキャパシタ２２７の読出の間にはオ ンされない。メモリセル２２５への書込の間、アクセストランジスタ２３１はま ず始めにオンにされ、このため列ライン２４１の電圧がキャパシタ２２７におか れる。遅延期間の後、アクセストランジスタ２３３がターンオンして、電圧値を キャパシタ２２９に書戻しする。こうして、スイッチ２４３は常に正しい状態に 維持される。書込信号は行ライン２３７に接続された遅延回路２４５に送られる 。 メモリセル２２５の利点は、アクセストランジスタ２３３がキャパシタ２２９ を読出サイクルの間プリチャージ電圧から分離することである。書込期間の間、 アクセストランジスタ２３１はアクセストランジスタ２３３より前にターンオン され、このため読出期間のすぐ後のキャパシタ２２７の電圧値はキャパシタ２２ ９に達しない。こうして、トランジスタ２４３は不適切にスイッチされることが ない。 図２４の実施例の欠点を図２５で見ることができる。図２５は図２４のメモリ セルに用いられるメタライゼーション層を示す概略図である。２の行ライン２３ ５’および２３７’が必要とされるので、各メモリおよびスイッチの組合せによ って必要とされるシリコンの面積が拡張される。これは現在のＤＲＡＭプロセス がメタライゼーション層によって制限されるためなおさらである。図２５は図１ のランダムアクセスメモリセクション１１とクロスポイントス イッチセクション６０とに関連づけることができ、ここでメモリセルとスイッチ との組合せである各スイッチングセルによって必要とされる行ラインが付加的に 必要とされる点で修正されている。 図２６は駆動素子２４９に接続されたこの発明のメモリセル２４７を示す概略 図である。この図は駆動素子２４９、専用接続２５０およびメモリセル２４７を 含む駆動セル２５２を示す。駆動素子２４９はインバータとして示されるが、駆 動素子２４９はまた、典型的な実施例では共に接続された２個のインバータであ る非反転バッファであってもよい。駆動素子２４９とメモリセル２４７とは専用 接続２５０で接続される。列ライン２５１と行ライン２５３とは図１５を参照し て説明されたのと同様にメモリセル２４７に記憶を書込むのに用いられ得る。こ こで説明された如何なるメモリセルも、図２６のメモリセル２４７として用いる ことができる。メモリセル２４７にストアされた状態情報は駆動素子２４９の値 を設定するのに用いることができる。駆動素子２４９は図３に関して説明された 様態でコンフィギュラブル（configurable）論理ブロックに接続することができ る。 可視性および可観測性ライン 図２７は可観測性ラインの１ビットの概略図である。行ライン２５５と読出専 用列ライン２５７とがアクセストランジスタ２５９に接続される。行２５５の電 圧がハイの場 合には、読出専用列２５７はＦＰＧＡチップ内でエミュレートされた回路のノー ド２６１の値を決定することができる。この可観測性ラインのビットは図１に示 された行デコーダ１３および列デコーダ２１に接続された部分７４内にあっても よい。 図２７を参照して、列２５７と行２５５とが行および列デコーダに接続できる ので、ノード２６１の値は読出専用列２５７を介して容易に読出可能である。 図２８は可観測性ラインの１ビットの概略図である。行ライン２６５と列ライ ン２６７とでアクセスされるメモリセル２６３は駆動素子２６９の状態をストア するのに用いることができる。メモリセル２６３は上で示されたメモリセルのい ずれの型であってもよい。メモリセル２６３内のキャパシタの値は上で述べられ た方法でリフレッシュされ得る。駆動素子２６９はインバータとして示されてい るが、たとえば非反転バッファであってもよい。駆動されるべき位置２７１はフ リップフロップのリセットまたはセット等のノードである。行ライン２６５と列 ライン２６７とは図１に示された制御可能部分７６において行デコーダ１３と列 デコーダ２１とに接続可能である。図４はフリップフロップ９８をクリアするの にこのような方法で用いられる駆動素子５とメモリセル２とを示す。フリップフ ロップの状態は制御可能ビットを用いて設定することができるので、ＦＰＧＡ上 に位置づけられたエミュレートされた回路のテ ストはより効率的に行なうことができる。なぜなら制御可能性を用いてエミュレ ートされた回路内の特定のノードを設定することが容易だからである。 図２９はこの発明のコンフィギュラブル論理ブロック２７３の好ましい実施例 を示す概略図である。この図は制御可能および可観測性ラインを用いる利点を例 示している。可観測性ビット２７５はコンフィギュラブル論理ブロック２７３の 出力状態を観測することができる。観測可能ビット２７７は４個の入力の出力を 観測することができる。１−出力ルックアップテーブル２７９である。可観測性 ビット２８１はＤ型フリップフロップ２８３のＱ出力を観測することができる。 制御可能ビット２８５はフリップフロップ２８３のＰＲＥ入力を設定することが でき、制御可能ビット２８７はフリップフロップ２８３のＣＬＲ入力を設定する ことができる。制御可能ビット３０３はハイインピーダンスモードにおいて３状 態バッファ２９７を設定するのに用いることができる。これらの制御可能および 可観測性ビットの使用はエミュレーションの応用において特に有利である。 コンフィギュラブル論理ブロック２７３の地形はコンフィギュレーションビッ トによって設定される。これらのコンフィギュレーションビットはメモリセルで あってもよく、図２６に示されるような駆動素子の組合せであってもよい。再び 図２９を参照して、１６個のコンフィギュレーション ビットを含むコンフィギュレーションビット２８９がルックアップテーブル２７ ９のコンフィギュレーションを設定する。コンフィギュレーションビット２９１ はＰＲＥ／ＣＬＲ入力がＤ型フリップフロップ２８３のＰＲＥ入力またはＣＬＲ 入力に送られるか否かを決定する。コンフィギュレーションビット３０５はＰＲ Ｅ／ＣＬＲ入力が不能化されたか否かを判断する。コンフィギュレーションビッ ト２９３は４入力マルチプレクサ２９５がフリップフロップ２８３のＱ出力、ル ックアップテーブル２７９の出力および論理「１」または論理「０」を３状態バ ッファ２９７の入力に送ったかどうかを判断する。コンフィギュレーションビッ ト２９９は２状態マルチプレクサ３０１が制御可能ビット３０３の値または３状 態バッファ入力を３状態バッファ２９７に送って、３状態バッファ２９７のハイ インピーダンスモードにあるか否かを制御するか判断する。 図２９の回路の一部分が図４で実現されて示される。図２９のコンフィギュレ ーションビット２９１は図４のメモリセル１およびインバータ４に対応する。図 ２９の制御可能ビット２８５は図４のメモリセル３およびバッファ６に対応する 。図２９の制御可能ビット２８７は図４のメモリセル２とバッファ５とに対応す る。図２９の可観測性ビット２８１は図４のトランジスタ９９に対応する。 図８のメモリセル１１１は図２９のコンフィギュレーションビット２９１また は制御ビット２８５または２８７で は用いられないことに注目されたい。なぜならこれらのビットはフリップフロッ プ２８３の非対称入力に接続されているからである。加えて、コンフィギュラブ ル論理ブロック２７３のＣＬＫ入力およびＰＲＥ／ＣＬＲ入力の状態は相互接続 切換セルのリフレッシュの間に、もしこれらのスイッチングセルが図８のメモリ セル１１１を使用している場合には、リフレッシュの間維持されなければならな いであろう。 実施化のさまざまな詳細と方法とは単に発明を例示するものである。さまざま な変更とそのような詳細とは発明の範囲内にあることが理解され、発明の範囲は 添付の特許請求の範囲によってのみ限定される。

───────────────────────────────────────────────────── 【要約の続き】 するいくつかの回路（２１、２５および４１）および技 術が用いられる。

Claims (1)

1. 【特許請求の範囲】 １．２の信号線を選択的に相互接続する集積回路であって、 ２の信号線の近傍に形成され、かつ 本来時間の経過とともに失われる電子的電荷をストアすることによって状態情 報が具体化される型のメモリセルと、 前記２の信号線の間に、そこに導通経路を与えるような方法で接続されたスイ ッチと、 メモリセルとスイッチとの間に排他的に接続された専用回路とを含むスイッチ ングセルを含み、前記スイッチはメモリセルの状態に従って前記接続を介して制 御可能であり、前記集積回路はさらに 前記メモリセルに動作的に結合され、メモリセルの電荷レベルを読出しかつそ の前記状態を表わす電荷をそこに再書込するためのリフレッシュ手段を含む、集 積回路。 ２．前記専用回路は前記メモリの読出の間メモリ制御されたスイッチの状態を維 持する手段を含む、請求項１に記載の回路。