JPH07105135B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07105135B2 JPH07105135B2 JP3241352A JP24135291A JPH07105135B2 JP H07105135 B2 JPH07105135 B2 JP H07105135B2 JP 3241352 A JP3241352 A JP 3241352A JP 24135291 A JP24135291 A JP 24135291A JP H07105135 B2 JPH07105135 B2 JP H07105135B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transistor
- memory cells
- transistors
- gate length
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000004913 activation Effects 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特にダイナミックランダムアクセスメモリ（以下Ｄ
−ＲＡＭという）に関する。
し、特にダイナミックランダムアクセスメモリ（以下Ｄ
−ＲＡＭという）に関する。
【０００２】
【従来の技術】記憶容量が大きくアクセスタイムの速い
ＭＯＳ型Ｄ−ＲＡＭを高集積化して実現しようとする
と、構成素子であるＭＯＳトランジスタを縮少化する必
要がある。このためゲート長が短かくなりいわゆるショ
ートチャンネル効果によってドレイン・ソース間のリー
ク電流が増加する場合がある。このためＤ−ＲＡＭ内の
ワードライン信号駆動回路がこのリーク電流により誤動
作することがある。即ち、ページモードに切替えてワー
ド線を選択し、活性化信号を印加してハイレベル（以下
“Ｈ”と称する）にした後、ビット線を順次選択してメ
モリセルに書込を行っていく過程で、選択されたワード
線の“Ｈ”電位が前述したリーク電流により電位降下を
おこしてしまい書込が完全に行なえない状態が発生する
ことがあった。Ｄ−ＲＡＭの設計にあたっては前述した
ショートチャンネル効果が発生しない限度までゲート長
を短かくするが、ショートチャンネル効果の発生はＭＯ
Ｓトランジスタのドレインソース間に印加される電圧の
大きさに大きく依存するため印加電圧の比較的低いメモ
リセル部と印加電圧の比較的高いワード線信号駆動回路
などの周辺回路部とを同一仕様でトランジスタの設計を
行うと上述した不都合が発生することが多かった。
ＭＯＳ型Ｄ−ＲＡＭを高集積化して実現しようとする
と、構成素子であるＭＯＳトランジスタを縮少化する必
要がある。このためゲート長が短かくなりいわゆるショ
ートチャンネル効果によってドレイン・ソース間のリー
ク電流が増加する場合がある。このためＤ−ＲＡＭ内の
ワードライン信号駆動回路がこのリーク電流により誤動
作することがある。即ち、ページモードに切替えてワー
ド線を選択し、活性化信号を印加してハイレベル（以下
“Ｈ”と称する）にした後、ビット線を順次選択してメ
モリセルに書込を行っていく過程で、選択されたワード
線の“Ｈ”電位が前述したリーク電流により電位降下を
おこしてしまい書込が完全に行なえない状態が発生する
ことがあった。Ｄ−ＲＡＭの設計にあたっては前述した
ショートチャンネル効果が発生しない限度までゲート長
を短かくするが、ショートチャンネル効果の発生はＭＯ
Ｓトランジスタのドレインソース間に印加される電圧の
大きさに大きく依存するため印加電圧の比較的低いメモ
リセル部と印加電圧の比較的高いワード線信号駆動回路
などの周辺回路部とを同一仕様でトランジスタの設計を
行うと上述した不都合が発生することが多かった。
【０００３】
【発明が解決しようとする課題】この発明の課題は高速
化のためのショートチャンネルの要求は満たしつつもシ
ョートチャンネル効果による誤動作の発生をなくするこ
との出来る半導体記憶装置を提供することにある。
化のためのショートチャンネルの要求は満たしつつもシ
ョートチャンネル効果による誤動作の発生をなくするこ
との出来る半導体記憶装置を提供することにある。
【０００４】
【課題を解決するための手段】この発明は前記課題を解
決するために、半導体記憶装置に、トランジスタとキャ
パシタとを各々有する複数のメモリセルと、前記複数の
メモリセルの各トランジスタのゲート電極と接続したワ
ード線と、前記複数のメモリセルに対応した複数のビッ
ト線であって、各々対応するメモリセルに書込を行なう
複数のビット線と、電源電圧よりも十分に高いレベルの
ワード線活性化信号が一方の電極に与えられ、他方の電
極を前記ワード線に接続し、ワード線選択信号がゲート
電極に与えられたとき、前記ワード線活性化信号を前記
ワード線へ与えることにより、前記複数のメモリセルの
トランジスタをすべてＯＮ状態とする前記第１のトラン
ジスタであって、前記ＯＮ状態を前記複数のビット線に
よるすべてのメモリセルへの書き込み完了時まで継続せ
しめ、前記複数のメモリセルのトランジスタの各ゲート
長よりも長いゲート長を有する第１のトランジスタと、
メモリセルへの書き込み完了後に与えられる電源電圧レ
ベルのリセット信号に応答して、前記ワード線を前記複
数のメモリセルのトランジスタがすべてＯＦＦ状態とな
るレベルとする第２のトランジスタであって、前記複数
のメモリセルのトランジスタの各ゲート長よりも長いゲ
ート長を有する第２のトランジスタとを設けたものであ
る。
決するために、半導体記憶装置に、トランジスタとキャ
パシタとを各々有する複数のメモリセルと、前記複数の
メモリセルの各トランジスタのゲート電極と接続したワ
ード線と、前記複数のメモリセルに対応した複数のビッ
ト線であって、各々対応するメモリセルに書込を行なう
複数のビット線と、電源電圧よりも十分に高いレベルの
ワード線活性化信号が一方の電極に与えられ、他方の電
極を前記ワード線に接続し、ワード線選択信号がゲート
電極に与えられたとき、前記ワード線活性化信号を前記
ワード線へ与えることにより、前記複数のメモリセルの
トランジスタをすべてＯＮ状態とする前記第１のトラン
ジスタであって、前記ＯＮ状態を前記複数のビット線に
よるすべてのメモリセルへの書き込み完了時まで継続せ
しめ、前記複数のメモリセルのトランジスタの各ゲート
長よりも長いゲート長を有する第１のトランジスタと、
メモリセルへの書き込み完了後に与えられる電源電圧レ
ベルのリセット信号に応答して、前記ワード線を前記複
数のメモリセルのトランジスタがすべてＯＦＦ状態とな
るレベルとする第２のトランジスタであって、前記複数
のメモリセルのトランジスタの各ゲート長よりも長いゲ
ート長を有する第２のトランジスタとを設けたものであ
る。
【０００５】
【作用】この発明によれば、Ｄ−ＲＡＭがページモード
で動作する場合、所定のワード線が選択され、活性化信
号が印加された後、ビット線を順次選択することによる
メモリセルへの書込みが完了するまでの間、この選択さ
れたワード線にリーク電流による電位降下が生ずるのを
効果的に防止することができる。
で動作する場合、所定のワード線が選択され、活性化信
号が印加された後、ビット線を順次選択することによる
メモリセルへの書込みが完了するまでの間、この選択さ
れたワード線にリーク電流による電位降下が生ずるのを
効果的に防止することができる。
【０００６】
【実施例】図１はワード線信号駆動回路を含むこの発明
が適用されるＤ−ＲＡＭの回路結線図である。
が適用されるＤ−ＲＡＭの回路結線図である。
【０００７】ワード線信号駆動回路はワード線活性化信
号端子Ｐに一端が接続され、ゲートに供給されるワード
線選択信号Ｄ1 ，Ｄ2 …Ｄn に応答してワード線Ｌ1 ，
Ｌ2 …Ｌn に活性化信号を伝達するトランジスタＱ11，
Ｑ 12 ，…Ｑ1nと、このワード線Ｌ1 ，Ｌ2 …Ｌn 上の
活性化信号をリセットするリセット回路１０とから構成
される。２０はメモリ部で、トランジスタＴとコンデン
サＣの組からなるメモリセルがマトリックス状に配列さ
れている。各メモリセルはワード線Ｌ1 ，Ｌ2 …Ｌn と
ビット線Ｂ1 ，Ｂ2 ，…Ｂn とに結合しており、選択的
にコンデンサＣに電荷を蓄積することにより記憶が行な
われる。
号端子Ｐに一端が接続され、ゲートに供給されるワード
線選択信号Ｄ1 ，Ｄ2 …Ｄn に応答してワード線Ｌ1 ，
Ｌ2 …Ｌn に活性化信号を伝達するトランジスタＱ11，
Ｑ 12 ，…Ｑ1nと、このワード線Ｌ1 ，Ｌ2 …Ｌn 上の
活性化信号をリセットするリセット回路１０とから構成
される。２０はメモリ部で、トランジスタＴとコンデン
サＣの組からなるメモリセルがマトリックス状に配列さ
れている。各メモリセルはワード線Ｌ1 ，Ｌ2 …Ｌn と
ビット線Ｂ1 ，Ｂ2 ，…Ｂn とに結合しており、選択的
にコンデンサＣに電荷を蓄積することにより記憶が行な
われる。
【０００８】従来の回路ではメモリを構成するトランジ
スタＴを含めすべてのトランジスタのゲート長は同一に
なるように設計されていたが、図１に示した回路では図
中に点線で囲んで示したトランジスタＱ11，Ｑ12，…Ｑ
1n，Ｑ21，Ｑ22…Ｑ2nのスレッショルド電圧を他のトラ
ンジスタのそれよりも高くしている。製造工程を増加さ
せることなく一部のトランジスタのスレッショルド電圧
を高くするにはゲート長を他のトランジスタのそれより
も長くすれば良く、これは写真蝕刻用のマスクを一部変
更するだけで簡単に実現することができる。
スタＴを含めすべてのトランジスタのゲート長は同一に
なるように設計されていたが、図１に示した回路では図
中に点線で囲んで示したトランジスタＱ11，Ｑ12，…Ｑ
1n，Ｑ21，Ｑ22…Ｑ2nのスレッショルド電圧を他のトラ
ンジスタのそれよりも高くしている。製造工程を増加さ
せることなく一部のトランジスタのスレッショルド電圧
を高くするにはゲート長を他のトランジスタのそれより
も長くすれば良く、これは写真蝕刻用のマスクを一部変
更するだけで簡単に実現することができる。
【０００９】次に図１の回路の動作を説明するが、簡単
のためにワード線Ｌ1 とＬ2 についてのみ説明を限定す
るが他も同様である。図２は動作を説明するためのタイ
ミングチャートである。ワード線活性化信号端子Ｐの電
位ＶCC＋ＶTH＋α（ここでＶCCは電源電圧, ＶTHはトラ
ンジスタＱ11，Ｑ12のスレッショルド電圧，αは余裕電
圧である。）まで立上り、その後ワード線選択信号端子
Ｄ1 に電源電圧ＶCCが印加されるとトランジスタＱ11は
オンして活性化信号をワード線Ｌ1 に伝達する。この時
ワード線Ｌ1 の電位はＶCCとなって“Ｈ”となる。ワー
ド線Ｌ1 の電位上昇にともなってトランジスタＱ31がオ
ンし始め、ワード線Ｌ1 の電位がトランジスタＱ31のス
レッショルド電圧ＶTH3 を越えると、リセット線Ｎの電
位はＶCC−ＶTH4 （ここでＶTH4 はトランジスタＱ4 の
スレッショルド電圧）から０Ｖに落ちる。リセット線Ｎ
の電位降下にともないトランジスタＱ21がオフし始め、
その電位がＶTH2 （ここでＶTH2 はトランジスタＱ21，
Ｑ22のスレッショルド電圧）以下になったところで完全
にオフ状態となる。選択されなかったワード線選択信号
端子Ｄ2 は０Ｖに保たれているためトランジスタＱ12は
オンせず、ワード線Ｌ2 の電位０Ｖである。
のためにワード線Ｌ1 とＬ2 についてのみ説明を限定す
るが他も同様である。図２は動作を説明するためのタイ
ミングチャートである。ワード線活性化信号端子Ｐの電
位ＶCC＋ＶTH＋α（ここでＶCCは電源電圧, ＶTHはトラ
ンジスタＱ11，Ｑ12のスレッショルド電圧，αは余裕電
圧である。）まで立上り、その後ワード線選択信号端子
Ｄ1 に電源電圧ＶCCが印加されるとトランジスタＱ11は
オンして活性化信号をワード線Ｌ1 に伝達する。この時
ワード線Ｌ1 の電位はＶCCとなって“Ｈ”となる。ワー
ド線Ｌ1 の電位上昇にともなってトランジスタＱ31がオ
ンし始め、ワード線Ｌ1 の電位がトランジスタＱ31のス
レッショルド電圧ＶTH3 を越えると、リセット線Ｎの電
位はＶCC−ＶTH4 （ここでＶTH4 はトランジスタＱ4 の
スレッショルド電圧）から０Ｖに落ちる。リセット線Ｎ
の電位降下にともないトランジスタＱ21がオフし始め、
その電位がＶTH2 （ここでＶTH2 はトランジスタＱ21，
Ｑ22のスレッショルド電圧）以下になったところで完全
にオフ状態となる。選択されなかったワード線選択信号
端子Ｄ2 は０Ｖに保たれているためトランジスタＱ12は
オンせず、ワード線Ｌ2 の電位０Ｖである。
【００１０】次にＶCCの電位を持つリセット信号がリセ
ット信号端子Ｒに入力されるとトランジスタＱ4 はオン
状態となり、リセット線Ｎの電位はＶCC−ＶTH4 まで昇
圧される。そしてリセット線Ｎの電位がＶTH2 以上とな
ったところでトランジスタＱ21，Ｑ22がオン状態とな
り、ワード線Ｌ1 の電位は０Ｖに減圧していく。それと
同時にトランジスタＱ31，Ｑ32がオフし、リセット線Ｎ
の電位はＶCC−ＶTH4 に落ちつく。このような動作にお
いてワード線Ｌ1 ，Ｌ2 はワード線選択信号によって選
択された時のみ“Ｈ”となりリセット信号によってリセ
ットされるまで“Ｈ”の状態を維持している必要があ
る。
ット信号端子Ｒに入力されるとトランジスタＱ4 はオン
状態となり、リセット線Ｎの電位はＶCC−ＶTH4 まで昇
圧される。そしてリセット線Ｎの電位がＶTH2 以上とな
ったところでトランジスタＱ21，Ｑ22がオン状態とな
り、ワード線Ｌ1 の電位は０Ｖに減圧していく。それと
同時にトランジスタＱ31，Ｑ32がオフし、リセット線Ｎ
の電位はＶCC−ＶTH4 に落ちつく。このような動作にお
いてワード線Ｌ1 ，Ｌ2 はワード線選択信号によって選
択された時のみ“Ｈ”となりリセット信号によってリセ
ットされるまで“Ｈ”の状態を維持している必要があ
る。
【００１１】従来の回路ではトランジスタＱ11，Ｑ12，
Ｑ21，Ｑ22のショートチャンネル効果によりリーク電流
が発生しワード線Ｌ1 ，Ｌ2 の“Ｈ”の電位が降下した
り、ワード線活性化信号の電位が降下してしまうという
欠点があったが、図１に示したようにトランジスタ
Ｑ11，Ｑ12…Ｑ1n，Ｑ21，Ｑ22，…Ｑ2nのスレッショル
ド電圧を高くして、ショートチャンネル効果によるリー
ク電流が発生しないようにしておけばこのような欠点を
解消することが出来る。（図２には点線で電位降下をと
もなう場合の波形図を示している。）したがって正常な
メモリ書込動作が阻害されることはなくなる。
Ｑ21，Ｑ22のショートチャンネル効果によりリーク電流
が発生しワード線Ｌ1 ，Ｌ2 の“Ｈ”の電位が降下した
り、ワード線活性化信号の電位が降下してしまうという
欠点があったが、図１に示したようにトランジスタ
Ｑ11，Ｑ12…Ｑ1n，Ｑ21，Ｑ22，…Ｑ2nのスレッショル
ド電圧を高くして、ショートチャンネル効果によるリー
ク電流が発生しないようにしておけばこのような欠点を
解消することが出来る。（図２には点線で電位降下をと
もなう場合の波形図を示している。）したがって正常な
メモリ書込動作が阻害されることはなくなる。
【００１２】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、この発明によれば、ページモードで動作する半導
体記憶装置の高速化のためのショートチャンネル化を実
現しつつ、ショートチャンネル効果すなわちパンチスル
ーによる誤動作をなくした半導体装置を提供することが
出来、さらに高レベルのワード線活性化信号を用いたこ
とにより、より高速動作可能な半導体装置を提供するこ
とができる。
うに、この発明によれば、ページモードで動作する半導
体記憶装置の高速化のためのショートチャンネル化を実
現しつつ、ショートチャンネル効果すなわちパンチスル
ーによる誤動作をなくした半導体装置を提供することが
出来、さらに高レベルのワード線活性化信号を用いたこ
とにより、より高速動作可能な半導体装置を提供するこ
とができる。
【図１】本発明実施例のＤ−ＲＡＭ回路図。
【図２】図１の回路動作を説明するタイムチャート。
１０ リセット回路 ２０ メモリ部 Ｐ ワード線活性化信号端子 Ｌ1 〜Ｌn ワード線 Ｂ1 〜Ｂn ビット線 Ｒ ワード線リセット信号端子
Claims (1)
- 【請求項１】トランジスタとキャパシタとを各々有する
複数のメモリセルと、 前記複数のメモリセルの各トランジスタのゲート電極に
接続されたワード線と、 前記複数のメモリセルに対応して配置され、各々対応す
るメモリセルにデータを書き込む複数のビット線と、 電源電位よりも十分に高い電位レベルのワード線活性化
信号が与えられる一方の電極と、前記ワード線に接続さ
れる他方の電極と、ワード線選択信号が与えられるゲー
ト電極とを備え、前記複数のメモリセルのトランジスタ
のゲート長より長いゲート長を有する第１のトランジス
タであって、前記ワード線選択信号に応答し前記ワード
線活性化信号を前記ワード線へ与えることにより、前記
複数のメモリセルのトランジスタを導通状態とし、前記
複数のビット線によるデータの書き込みが完了するまで
前記導通状態を継続せしめる前記第１のトランジスタ
と、 前記データの書き込み完了後に与えられる電源電位レベ
ルのリセット信号に応答して、前記ワード線を前記複数
のメモリセルのトランジスタが実質的に非道通状態とな
る電位レベルとする第２のトランジスタであって、前記
複数のメモリセルのトランジスタのゲート長より長いゲ
ート長を有する前記第２のトランジスタとを有すること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241352A JPH07105135B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241352A JPH07105135B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58027016A Division JPS59154689A (ja) | 1983-02-22 | 1983-02-22 | Ｍｏｓ型ワ−ド線信号駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356791A JPH04356791A (ja) | 1992-12-10 |
| JPH07105135B2 true JPH07105135B2 (ja) | 1995-11-13 |
Family
ID=17073023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241352A Expired - Lifetime JPH07105135B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105135B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3922653B2 (ja) * | 1993-03-17 | 2007-05-30 | ゲイトフィールド・コーポレイション | ランダムアクセスメモリ（ｒａｍ）ベースのコンフィギュラブルアレイ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154689A (ja) * | 1983-02-22 | 1984-09-03 | Oki Electric Ind Co Ltd | Ｍｏｓ型ワ−ド線信号駆動回路 |
| JPH082582B2 (ja) * | 1988-08-09 | 1996-01-17 | 日本プラスト株式会社 | 表皮端末巻込み装置付き成形金型 |
-
1991
- 1991-09-20 JP JP3241352A patent/JPH07105135B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04356791A (ja) | 1992-12-10 |
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