JPH08509090A - 半導体装置 - Google Patents

Abstract

(57)【要約】 待機電力消費がゼロで多値あるいはアナログデータの不揮発性記憶が可能な読み出し専用メモリを実現する半導体回路。本半導体装置は、ソースフォロワ回路の構成において少なくとも１つのｎチャネルあるいはｐチャネルＭＯＳトランジスタを含んでいる。ソースフォロワ回路の入力は、多重制御ゲートに容量結合されたフローティングゲートである。制御ゲートに印加される電圧および制御ゲートの結合比率によりフローティングゲートの電位が決定される。電圧供給がソースフォロワ回路のドレイン電極に加えられると、ソース電極電位はフローティングゲート電位にほぼ等しくなる。

Description

【発明の詳細な説明】 半導体装置 技術分野 本発明は半導体装置、特に、高性能ＭＯＳ回路に関する。 背景技術 インピーダンス負荷を駆動するために、特にアナログ信号あるいは多値信号を 用いる応用分野で、ソースフォロワ回路がよく用いられている。そのような回路 を図１に示す。この図は、１つのＮＭＯＳトランジスタ（ＮＭＯＳと略記する） （Ｍ１０）と負荷容量（Ｃ１０）とからなるソースフォロワ回路であり、Ｖ_IN（ １０１）がＶ_T（Ｍ１０のしきい値電圧）より大きいとき電流が流れて、Ｖ_OUT（ １０２）を Ｖ_OUT＝Ｖ_IN−Ｖ_T （１） まで増加させる。 ソースフォロワの構成で、ＮＭＯＳのゲート電極がフローティングとされ、図 ２に示されているように、幾つかの入力ゲートがフローティングゲートに容量結 合されていると、フローティングゲートの電位（φ_F）（２０１）は、入力に印 加される電圧の線形の重み付きの総和となる： ここで、ｎは入力ゲートの数、Ｃ₁からＣ_nはフローティングゲートに対する結合 容量、Ｃ_totalはすべての結合容量の総和である。それで、結合容量の比率と入 力電圧を調整することにより、フローティングゲート電位を任意の所望の電圧と することができる。この回路の場合、Ｖ_OUT（２０２）はφ_F−Ｖ_Tに達するまで 上昇する。 この回路の１つの応用は、図３に描かれている単純な２ビットのディジタル− アナログ（Ｄ／Ａ）変換器である。結合比率をＣ₁：Ｃ₂＝１：２に設定し、入力 ゲートＶ₁（３０１）およびＶ₂（３０２）に０Ｖあるいは５Ｖを印加することに より、表１に示されているように、フローティングゲート（３０３）は４つの状 態を取ることができる。このようにして、Ｖ₁およびＶ₂におけるディジタル信号 は、Ｖ_OUT（３０４）におけるアナログ信号に変換される。 発明の開示 本発明はソースフォロワの構成で少なくとも１つのｎチャネルあるいはｐチャ ネルＭＯＳトランジスタを有する半導体回路を開示する。このソースフォロワ回 路の入力は、多重制御ゲートに容量結合されたフローティングゲートである。制 御ゲートに印加される電圧と、制御ゲートの結合比率とによって、フローティン グゲートの電位が決定される。電圧の供給がソースフォロワ回路のドレイン電極 に印加されると、ソース電極の電位は、（１）式でＶ_T０とすれば、フローティ ングゲートの電位にほぼ等しい。 上記の半導体装置により、単一トランジスタによる多値データあるいはアナロ グデータの不揮発性記憶が可能な読み出し専用メモリセルが実現される。データ は、製造工程の際に、単一のマスク工程でセルにプログラムされる。このセルを 繰り返して幾つかの行と列からなるマトリクスを構成し、１つの行のすべてのセ ルが共通のワード線を共有し、１つの列のすべてのセルが共通のビット線を共有 するようにすれば、高密度メモリセルアレーが実現される。更に、このセルは待 機電力を全く消費しない。 図面の簡単な説明 図１は、典型的なＮＭＯＳソースフォロワ回路を示す回路図である。 図２は、フローティングゲート電極に容量結合された多重入力ゲートを有する ＮＭＯＳソースフォロワ回路を示す回路図である。 図３は、フローティングゲートＮＭＯＳソースフォロワ回路を用いた２ビット ディジタル−アナログ変換器を示す回路図である。 図４は、実施例１の回路をデータ値“２”を記憶する場合について示す回路図 である。 図５は、実施例２の回路をデータ値“２”を記憶する場合について示す回路図 である。 図６は、実施例３の回路をデータ値“２”を記憶する場合について示す回路図 である。 図７は、実施例３のセルで構成されるアレーの見本を示す回路図である。 図８は、実施例３の回路について測定された動作データを示す図である。 図９は、試験製造された４値および８値のセルの顕微鏡写真である。 図１０は、本発明の略上面図および略断面図である。 図１１は、実施例４の回路をデータ値“２”を記憶する場合について示す回路 図である。 図１２は、８値のセルについて、（ａ）２進重み付きコンデンサと（ｂ）実施 例５の可変重み付きコンデンサとによるプログラミングの比較を示す回路図であ る。 発明を実施するための最良の形態 以下、本発明をその実施例に基づいて詳細に説明するが、勿論、本発明がこれ ら実施例に限定されることはない。 （実施例１） 図３の単一トランジスタ２ビットＤ／Ａ変換器は、図４に示されるように、選 択トランジスタ（Ｍ４０）を追加するだけでメモリセルに転換できる。表１は、 図３の２ビットＤ／Ａ変換器のフローティングゲートが取り得る４つの状態をリ ストしたものである。図４は、データ値“２”を記憶する４値セルを示したもの である。電極４０１および４０２の接続をＶ_DDあるいは０Ｖに変更することによ り、セルを異なる値にプログラムすることができる。これは装置製造工程におい て単一のマスク工程により実施できる。このようにして、（２）式で与えられる ように、フローティングゲート（４０３）の様々な状態を実現することができる 。 セルからデータを読み出すためには、ビット線（４０４）を０Ｖにプリチャー ジし、ワード線（４０５）をハイに設定することによりＭ４０をオンにする。そ れで、ソースフォロワ回路（Ｍ４１）からの電流により、ビット線の電圧が上昇 する。Ｍ４１のしきい値電圧がゼロであれば、ビット線の電圧は、フローティン グゲートの電位φ_Fに等しくなるまで上昇する。 （実施例２） 実施例１のセルは２個のトランジスタを必要とするが、図５に示されているよ うに、このセルは、単一トランジスタに減らすことができる。入力ゲートがワー ド線（５０２）か０Ｖのどちらかに接続されるなら、ワード線がハイでなければ 、Ｍ５０がオンされることはない。それで、ワード線が選択されなければ電流は セルから流れず、選択トランジスタを別個に設ける必要は無くなる。 （実施例３） 実施例２では、別個の線（５０１）によりメモリアレーのすべてのセルに電圧 Ｖ_DDを伝送する必要がある。図６に示された回路では、セル面積を更に減少させ る、別の構成が示されている。Ｍ６０のドルイン電極（６０１）をワード線に接 続することにより、Ｖ_DD線を無くすことができる。 図７には、４個のセルからなるアレーの例が示されている。この図では、共通 のワード線（７０１および７０２）、０Ｖ線（７０３および７０４）、およびビ ット線（７０５および７０６）を共有させることにより、セルを高密度アレーに 配列する方法が説明されている。 図８には、この実施例の回路の動作に関する実験データが示されている。この データは、図９に示されている試験製造された４値の装置から得られたものであ る。図９の顕微鏡写真は４値および８値のセルを示している。 図１０は、４値セルの略上面図および略断面図を示すものである。第１のポリ シリコン層はフローティングゲートを形成しており、第２のポリシリコン層は入 力結合ゲートを形成している。しかし、本発明の実施はこの特定の装置構造に限 定されるわけてはない。 実施例１、２および３では、各読み出し動作の前にビット線が０Ｖにリセット され、ＮＭＯＳトランジスタがソースフォロワ回路で用いられている。その代わ りに、ビット線をＶ_DDにプリチャージし、そのビット線の電圧を低下させるため にＰＭＯＳのソースフォロワ回路を用いることもできる。 更に、上記の実施例においては、トランジスタのサブスレッショルド電流に起 因して、選択されないセルにリーク電流が流れ込むことがある。これは、Ｖ_T≒ ０Ｖのときに起こり、データの誤った読み出しとなることがある。この問題を解 決するために、プラスのしきい値電圧（例えは、Ｖ_T＝０．５Ｖ）を用いること ができる。しかし、センス回路を採用し、それにより、減少した電圧レベルを検 出し、元のテータ、即ち、φ_Fを回復することができる。 （実施例４） 実施例１のＮＭＯＳソースフォロワ回路は、図１１に示されるように、ＮＭＯ Ｓ（Ｍ１１１）とＰＭＯＳ（Ｍ１１２）からなるＣＭＯＳソースフォロワ回路に 置き換えることができる。この場合、ビット線はプリチャージする必要がない。 というのは、ＣＭＯＳソースフォロワ回路は、フローティングの電位に依存して 、ビット線をローにもハイにも駆動することができるからである。 （実施例５） このセルにより記憶できる値の数は、２進重み付き入力ゲートの数を変更する ことにより変更することができる。ｎ個の２進重み付き入力ゲートに対して、２ n種類の値をセルに記憶することができる。（２）式から、ｎ個の２進重み付き 入力ゲートの場合、セルのフローティングゲート電位は次の式で与えられる。 代わりに、このセルに記憶可能な値の数を、可変重み付き結合容量を用いるこ とにより変更することができる。このようにすれば、わずか２個の入力ゲートを 用い、その結合比率を調節することにより、フローティングゲートについて無限 個の状態を実現できる。この場合、フローティングゲートの電位は次の式で与え られる。 比率ｋを調節するだけで任意のフローティングゲート電位を得ることができる ので、このセルはアナログデータを記憶することができる。 図１２は、（ａ）２進重み付きキャパシタと（ｂ）可変重み付きキャパシタに より実現される８値セルを示したものである。 更に、上記の実施例において、意図せずにフローティングゲートに電荷が注入 され、φFに望ましくないシフトが生じることがある。注入された電荷を取り除 き、フローティングゲートの電位をリセットするために、フローティングゲート にスイッチを設けることができる。セルが待機モードにあるとき、スイッチをオ ンしてフローティングゲートをリセットする。セルからデータを読み出されてい るとき、スイッチはオフでなければならない。 更に、製造工程の完了した後でセルに多値データをプログラムするために、フ ューズあるいはアンチフューズを用いて上記の実施例を実現することができる。 これは、マスクによるプログラミングの代わりに行うことができる。 産業上の利用可能性 本発明により、読み出し専用メモリアレーにおける多値データあるいはアナロ グデータの不揮発性の記憶を実現することが可能である。このセルを繰り返して 多数の行および列からなるマトリクスを構成することにより、高密度メモリア レーを実現できる。 本発明は、画像処理プロセッサあるいは多値マイクロプロセッサのような、多 値情報あるいはアナログ情報を扱うシステムに特に適切である。

Claims (1)

1. 【特許請求の範囲】 １．ソースフォロワの構成で接続された少なくとも１つのＮＭＯＳトランジスタ を有する半導体装置であって、該ＮＭＯＳトランジスタのドレイン電極が第１の 信号線に接続され、該ＮＭＯＳトランジスタのソースが、初めに低電位にプリチ ャージされたビット線に接続され、該ＮＭＯＳトランジスタのゲート電極がフロ ーティングゲートであり、該フローティングゲートが、第２の信号線あるいは０ Ｖに接続された少なくとも２つの入力ゲートに容量結合されている、半導体装置 。 ２．前記ＮＭＯＳトランジスタのソースが、ゲート電極がワード線に接続された 少なくとも１つのＮＭＯＳあるいはＰＭＯＳトランジスタを介して、ビット線に 接続されていることを特徴とする請求項１記載の半導体装置。 ３．前記第１の信号線がＶ_DD供給電圧であり、前記第２の信号線がワード線であ ることを特徴とする請求項１記載の半導体装置。 ４．前記第１の信号線および前記第２の信号線の両方がワード線であることを特 徴とする請求項１記載の半導体装置。 ５．ソースフォロワの構成で接続された少なくとも１つのＰＭＯＳトランジスタ を有する半導体装置であって、該ＰＭＯＳトランジスタのドレイン電極が第１の 信号線に接続され、該ＰＭＯＳトランジスタのソースが、初めに高電位にプリチ ャージされたビット線に接続され、該ＰＭＯＳトランジスタのゲート電極がフロ ーティングゲートであり、該フローティングゲートが、第２の信号線あるいは０ Ｖに接続された少なくとも２つの入力ゲートに容量結合されている、半導体装置 。 ６．前記ＰＭＯＳトランジスタの前記ソースが、ゲート電極がワード線に接続さ れている少なくとも１つのＮＭＯＳあるいはＰＭＯＳトランジスタを介してビッ ト線に接続されていることを特徴とする請求項５記載の半導体装置。 ７．前記第１の信号線がＶ_ss供給電圧であり、前記第２の信号線がワード線であ ることを特徴とする請求項５記載の半導体装置。 ８．前記第１の信号線および前記第２の信号線の両方がワード線であることを特 徴とする請求項５記載の半導体装置。