JPH0851222A - 半導体装置およびその製法 - Google Patents

Abstract

(57)【要約】 【目的】 ウェルと素子分離領域との耐圧を向上させ、
全体として耐圧の向上した半導体装置およびその製法を
提供する。 【構成】 半導体基板１の表面に該半導体基板１の導電
型と異なる導電型のエピタキシャル成長層が形成され、
該エピタキシャル成長層に設けられた素子分離領域８に
より分離して形成されたウェル２に半導体素子が形成さ
れる半導体装置であって、前記ウェル２の周囲に、か
つ、前記素子分離領域８内に該ウェル２と同一導電型で
該ウェル２と電気的に独立してリング状領域９が設けら
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＩＣなどの複数個の素子
を有する半導体装置およびその製法に関する。さらに詳
しくは、各素子が形成されるウェルと素子間分離領域と
のあいだの耐圧を向上し、全体として耐圧が向上した半
導体装置およびその製法に関する。

【０００２】

【従来の技術】従来、パワートランジスタなど個別半導
体ではｐｎ接合部の耐圧向上策が種々施されている。た
とえば、トランジスタのベース領域とコレクタ領域のｐ
ｎ接合では曲率部や半導体層表面でのｐｎ接合がとくに
耐圧に弱く、コレクタ領域の不純物濃度を薄くすること
により空乏層を拡げたり、半導体層表面のベース領域の
周囲に隣接してベース領域と同じ導電型でベース領域と
電気的に独立したフィールド リミッティング リング
（ＦＬＲ）を設け、半導体層表面での空乏層の端部がフ
ィールド リミッティング リングにより形成される空
乏層と接続することによりベース領域から遠ざかるよう
にして耐圧を向上させている。

【０００３】一方ＩＣにおいても、高耐圧素子（高耐圧
トランジスタ）の複合、集積化に伴って、従来の３５〜
５０Ｖの耐圧から２００Ｖ程度やそれ以上の高耐圧が要
求されてきている。通常のＩＣは図３に一部断面斜視図
で一素子部が示されているように、半導体基板１上に設
けられたエピタキシャル成長層を素子分離領域（アイソ
レーション）８で分離してウェル２を形成し、各ウェル
２内にトランジスタなどの各半導体素子が形成される。
このウェル２の形成は、たとえばつぎのように行われ
る。

【０００４】まず、たとえばｐ型のシリコンなどからな
る半導体基板１の表面で、ウェル２の形成場所に埋込層
６を形成するためのヒ素などのｎ型不純物を塗布拡散や
イオン注入などにより設け、ついでその両側に素子分離
領域８の下層部８ａとするため、ボロンなどのｐ型不純
物を導入し、ｎ型半導体層をエピタキシャル成長する。

【０００５】エピタキシャル成長層の形成後、素子分離
領域８の形成部の表面にボロンなどのｐ型不純物を塗布
拡散やイオン注入などにより導入し、熱処理をして拡散
させることによりｐ型不純物がエピタキシャル成長層の
下層に拡散し、上方に拡散した素子分離領域の下層部８
ａと接合して素子分離領域８が形成される。その結果、
周囲をｐ型領域で囲まれた底部に埋込層６を有するｎ型
のウェル２が形成され、ウェル２内に、たとえばｐ型の
ベース領域３、ｎ型のエミッタ領域４が形成されること
により、ウェル２をコレクタ領域としたトランジスタが
独立して形成される。この素子分離領域８は主として半
導体層の表面からの不純物拡散により形成されるため、
ウェル２の下端部に曲率部Ａが形成される。なお、５は
コレクタ電極とのオーミック接触をうるためのｎ⁺ 型の
高濃度不純物領域、７はｎ型のウェル２と半導体基板１
および素子分離領域８のｐ型領域とのｐｎ接合の空乏層
の拡がりを示し、通常は１０〜２０μｍ程度となる。ま
た、前述の埋込層６や素子分離領域の下層部８ａは形成
されないばあいもある。

【０００６】

【発明が解決しようとする課題】ＩＣにおける各素子の
耐圧も、前述の個別半導体装置と同様の対策によりある
程度の耐圧を向上させることができるが、ＩＣのばあい
素子の耐圧が向上しても必ずしもＩＣとしての耐圧の向
上にはならない。すなわち、ウェル２はベース領域３と
のｐｎ接合のみならず、半導体基板１や素子分離領域８
とのあいだにもｐｎ接合が形成されており、とくに図３
に示されるように、ウェル２の下端部に曲率部Ａが形成
されており、この部分での耐圧の降伏が一番起り易く、
ＩＣなどの半導体装置としての耐圧を向上させることが
できないという問題がある。

【０００７】本発明はこのような問題を解決し、ウェル
と素子分離領域との耐圧を向上させ、全体として耐圧の
向上した半導体装置およびその製法を提供することを目
的とする。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面に該半導体基板の導電型と異なる導電
型のエピタキシャル成長層が形成され、該エピタキシャ
ル成長層に設けられた素子分離領域により分離して形成
されたウェルに半導体素子が形成される半導体装置であ
って、前記ウェルの周囲に、かつ、前記素子分離領域内
に該ウェルと同一導電型で該ウェルと電気的に独立して
リング状領域が設けられている。

【０００９】前記リング状領域が２個以上設けられてい
ることが、より耐圧を向上させることができて好まし
い。

【００１０】本発明の半導体装置の製法は、（ａ）半導
体基板の表面に該半導体基板の導電型と異なる導電型の
エピタキシャル成長層を形成し、（ｂ）該エピタキシャ
ル成長層のウェル形成場所の周囲に素子分離領域とする
ための前記半導体基板と同一導電型の不純物領域を前記
半導体基板の表面に達するように少なくとも２重に設
け、（ｃ）前記ウェル領域に半導体素子を形成すること
により、前記少なくとも２重の不純物領域により挟まれ
た前記ウェルと同じ導電型のリング状領域を前記ウェル
と電気的に独立して前記素子分離領域内に形成すること
を特徴とする。

【００１１】

【作用】本発明によれば、ウェルの周囲で素子分離領域
内にウェルと同じ導電型でウェルと電気的に独立したリ
ング状領域が形成されているため、ウェルと素子分離領
域とのあいだのｐｎ接合に形成される空乏層はリング状
領域により形成される空乏層と接続することにより形成
される。そのため、ウェルのエッジ部の空乏層は拡が
り、空乏層の曲率半径が大きくなり、エッジの曲率部に
電界集中が生じ難くなり耐圧が向上する。

【００１２】その結果、ウェルと素子分離領域の接合全
体の耐圧が向上し、半導体装置全体としての耐圧も向上
する。

【００１３】

【実施例】つぎに、図面を参照しながら本発明の半導体
装置およびその製法について説明する。図１は本発明の
半導体装置の一実施例の一部断面斜視図、図２はその製
造工程を示す図である。

【００１４】図１において１〜８は図３と同じ部分を示
し、９はウェル２と同一導電型で素子分離領域８中にウ
ェル２を取り囲むように設けられたリング状領域であ
る。

【００１５】本発明ではウェル２の周囲の素子分離領域
８内にウェル２と同じ導電型で、ウェル２とは電気的に
独立してリング状領域９が設けられていることに特徴が
ある。このリング状領域９はウェル２の端部との間隔ａ
が５〜３０μｍ程度で、その幅ｂが５〜２０μｍ程度に
形成される。このリング状領域９があるため、ウェル２
のｎ型領域と半導体基板１および素子分離領域８のｐ型
領域とのあいだのｐｎ接合の空乏層７は図１に示される
ように、リング状領域９により形成される空乏層７と接
続して半導体層の表面に延びる。すなわち、リング状領
域９はウェル２と電気的に独立しているが、ウェル２と
同じ導電型であり、内部電位が生じ、素子分離領域８と
の接合で空乏層７を形成する。そのため空乏層７はリン
グ状領域９により形成される空亡層と接続して半導体層
の表面側に延びる。その結果、空乏層７はウェル２の底
部エッジの曲率部Ａに沿って形成されないで、遠まきに
なり、耐圧に最も弱いエッジの曲率部Ａでの空乏層は拡
がって遠ざかることになり曲率がゆるやかになり耐圧が
向上する。一方、空乏層７はリング状領域９の周囲に形
成され、リング状領域９のエッジ部Ｂおよび半導体層の
表面部Ｃの近くに形成されるが、リング状領域９はウェ
ル２とは電気的に独立しており、ウェル２と空乏層７と
の間隔はａ＋ｂだけ遠ざかることになり、ウェル２と素
子分離領域とのあいだのブレークダウンは起りにくくな
る。また、リング状領域の角部Ｄは曲率の大きい丸みを
帯びた方が好ましいが、角状でも問題はない。

【００１６】なお、さらに耐圧を向上させるめたには、
リング状領域９の外周にさらに同様のａ、ｂの間隔で第
２、第３のリング状領域を設けることにより、ウェル２
と空乏層７との間隔を遠ざけることができ、より高い耐
圧のＩＣがえられる。

【００１７】つぎに本発明の半導体装置の製法を図２を
参照しながら説明する。

【００１８】まず図２（ａ）に示される、たとえば不純
物濃度が２×１０¹⁴〜１×１０¹⁶／ｃｍ³ 程度のｐ型シ
リコンなどからなる半導体基板１上に、図１に示される
ｎ^＋形の埋込層６を形成するために、たとえばヒ素など
の不純物をイオン注入、塗布拡散などにより導入し埋込
層の下層部６ａを形成する（図２（ｂ）参照）。つぎ
に、図２（ｃ）に示されるように、前記埋込層の下層部
６ａの外周に素子分離領域の下層部８ａ、８ｂを形成す
るため、ボロンなどの不純物を導入する。この際、素子
分離領域８内にリング状領域９を形成するため、図２
（ｃ）に示されるように、素子分離領域の下層部８ａ、
８ｂを２重のリング状に設けている。

【００１９】つぎに図２（ｄ）に示されるように、不純
物濃度がたとえば１．５×１０^１４〜１×１０¹⁶／ｃｍ
³ 程度になるように、ｎ型不純物をドーピングした半導
体結晶層をエピタキシャル成長させ、エピタキシャル成
長層２ａを形成する。

【００２０】つぎに、素子分離領域の下層部８ａ、８ｂ
に対応するエピタキシャル成長層２ａの表面に、たとえ
ばボロンなどのｐ型不純物８ｃ、８ｄをイオン注入、塗
布拡散などにより導入する（図２（ｅ）参照）。つい
で、１０００〜１３００℃で５〜１５時間程度の熱処理
をすることにより、図２（ｆ）に示されるように、エピ
タキシャル成長層２ａの表面の不純物８ｃ、８ｄが内部
に拡散して下層８ａ、８ｂと接合し、ｐ型の半導体基板
１と素子分離領域８とで囲まれたウェル２が形成される
とともに、素子分離領域８の中にリング状領域９が形成
される。

【００２１】なお、このウェル２には、公知の製法によ
り図１に示すベース領域３およびエミッタ領域４を設け
ることによりトランジスタなどを形成することができ
る。

【００２２】また、リング状領域９を２重、３重に設け
るばあいには、素子分離領域を３重、４重に形成すれば
よく、工数を増やすことなく簡単に同様に形成できる。
さらに以上の説明ではｐ型の半導体基板にｎ型のウェル
を作製したが、ｎ型とｐ型は逆でもよい。

【００２３】

【発明の効果】本発明の半導体装置によれば、素子分離
領域内に、ウェルと同じ導電型のリング状領域がウェル
を囲むように形成されているため、空乏層はウェルのエ
ッジ部分を遠まきに離れて形成される。その結果、ウェ
ルのエッジ部での電界集中がなくなり、降伏し難くなっ
て、素子の耐圧以上となり、高耐圧のＩＣなどの半導体
装置をうることができる。

【００２４】また、本発明の製法によれば、素子分離領
域の形成の際に素子分離領域の拡散領域を２重または３
重に形成するだけでよく、工程数を増やすことなく簡単
にリング状領域を形成でき、半導体装置の耐圧を向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す一部断面
斜視図である。

【図２】図１における半導体装置の製造工程を示す図で
ある。

【図３】従来の半導体装置を示す図である。

【符号の説明】

１ 半導体基板 ２ ウェル ８ 素子分離領域 ９ リング状領域

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に該半導体基板の導電
   型と異なる導電型のエピタキシャル成長層が形成され、
   該エピタキシャル成長層に設けられた素子分離領域によ
   り分離して形成されたウェルに半導体素子が形成される
   半導体装置であって、前記ウェルの周囲に、かつ、前記
   素子分離領域内に該ウェルと同一導電型で該ウェルと電
   気的に独立してリング状領域が設けられてなる半導体装
   置。
2. 【請求項２】 前記リング状領域が２個以上設けられて
   なる請求項１記載の半導体装置。
3. 【請求項３】 （ａ）半導体基板の表面に該半導体基板
   の導電型と異なる導電型のエピタキシャル成長層を形成
   し、（ｂ）該エピタキシャル成長層のウェル形成場所の
   周囲に素子分離領域とするための前記半導体基板と同一
   導電型の不純物領域を前記半導体基板の表面に達するよ
   うに少なくとも２重に設け、（ｃ）前記ウェル領域に半
   導体素子を形成することにより、前記少なくとも２重の
   不純物領域により挟まれた前記ウェルと同じ導電型のリ
   ング状領域を前記ウェルと電気的に独立して前記素子分
   離領域内に形成することを特徴とする半導体装置の製
   法。