JPS61276367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61276367A JPS61276367A JP60117864A JP11786485A JPS61276367A JP S61276367 A JPS61276367 A JP S61276367A JP 60117864 A JP60117864 A JP 60117864A JP 11786485 A JP11786485 A JP 11786485A JP S61276367 A JPS61276367 A JP S61276367A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に少くとも２層エピ
タキシャル層構造を有する高耐圧バイポーラ集積回路の
製造方法に関する。
タキシャル層構造を有する高耐圧バイポーラ集積回路の
製造方法に関する。
従来、バイポーラ集積回路（以下ＩＣという）において
例えばＮＰＮ）ランジスタであるエピタキシャル層内に
ベース拡散層とエミッタ拡散層を順次形成した縦型トラ
ンジスタの高耐圧化を実現するために、以下の様な対策
が施されている。
例えばＮＰＮ）ランジスタであるエピタキシャル層内に
ベース拡散層とエミッタ拡散層を順次形成した縦型トラ
ンジスタの高耐圧化を実現するために、以下の様な対策
が施されている。
（１） 拡散層の深さｃ以下、ｘｊという）を深くす
る。
る。
（２）エピタキシャル層比抵抗（以下、５ｅｐｉ とい
う）を高くする。
う）を高くする。
（３）エピタキシャル層厚（以下、 ｔｅｐｉという）
を厚くする。
を厚くする。
（１）については例えはペース拡散層の深さｘｊを深く
シ、ペース拡散層の曲率による表面又は側面部の電界集
中を緩和し、耐圧を向上させるものである。（２）につ
いては、ペース・コレクタ接合からエピタキシャル層側
へ伸びる空乏層の広がシを大きくし、表面又は側面又は
底面部の電界集中を緩和し耐圧を向上させるものである
。（３）１ついてはペース・コレクタ接合からエピタキ
シャル層側へ伸びる空乏層が高濃度層例えは高濃度埋込
層にぶつかシリーチスルーして耐圧が低下しないようＫ
し、耐圧を向上させるものである。
シ、ペース拡散層の曲率による表面又は側面部の電界集
中を緩和し、耐圧を向上させるものである。（２）につ
いては、ペース・コレクタ接合からエピタキシャル層側
へ伸びる空乏層の広がシを大きくし、表面又は側面又は
底面部の電界集中を緩和し耐圧を向上させるものである
。（３）１ついてはペース・コレクタ接合からエピタキ
シャル層側へ伸びる空乏層が高濃度層例えは高濃度埋込
層にぶつかシリーチスルーして耐圧が低下しないようＫ
し、耐圧を向上させるものである。
以上の様にして縦置トランジスタにおいてはペース・コ
レクタ間耐圧（以下ＢＶＣＢＯという）、エミッタ・コ
レクタ間耐圧（以下、ＶＢｃｚｎという）を向上させる
ことができる。しかしＢＶｃΣＤ ″：２００■程度の
高耐圧ＩＣにおいては第３図に示す様な２層エピタキシ
ャル廖構造が用いられ１いル０第４図は第３図のＡ−Ａ
’断面図における不純物濃度プロファイルを示している
。すなわち、Ｐ型基板１１ＣＰ型第２埋込層３とＮ型第
１埋込層２とを設け、Ｎ凰第１エピタキシャル層４を設
けた後、このＮ型第１エピタキシャル層４にＰｆｉ第３
埋込層５を設け、Ｎ型第２エピタキシャル層６ａを設け
た後、Ｐ型分離領域１０を設けて多数の島領域ｔ−＆１
．第２のエピタキシャル層４，６ａに設けて、第２のエ
ピタキシャル層６ａにＰ型ベース領域８．Ｎ型エミッタ
領域９ａ、Ｎ型コレクタコンタクト領域９ｂ′ｆ、順次
形成して高耐圧トランジスタを得ていた。
レクタ間耐圧（以下ＢＶＣＢＯという）、エミッタ・コ
レクタ間耐圧（以下、ＶＢｃｚｎという）を向上させる
ことができる。しかしＢＶｃΣＤ ″：２００■程度の
高耐圧ＩＣにおいては第３図に示す様な２層エピタキシ
ャル廖構造が用いられ１いル０第４図は第３図のＡ−Ａ
’断面図における不純物濃度プロファイルを示している
。すなわち、Ｐ型基板１１ＣＰ型第２埋込層３とＮ型第
１埋込層２とを設け、Ｎ凰第１エピタキシャル層４を設
けた後、このＮ型第１エピタキシャル層４にＰｆｉ第３
埋込層５を設け、Ｎ型第２エピタキシャル層６ａを設け
た後、Ｐ型分離領域１０を設けて多数の島領域ｔ−＆１
．第２のエピタキシャル層４，６ａに設けて、第２のエ
ピタキシャル層６ａにＰ型ベース領域８．Ｎ型エミッタ
領域９ａ、Ｎ型コレクタコンタクト領域９ｂ′ｆ、順次
形成して高耐圧トランジスタを得ていた。
一般に２層エピタキシャル層構造の高耐圧トランジスタ
の特徴としては、 （１） 絶縁分離のための熱処理時間が短くて済む。
の特徴としては、 （１） 絶縁分離のための熱処理時間が短くて済む。
（ＩＩ） （１）によ多素子サイズの増大が比較的小
さくて済む。
さくて済む。
［相］ 低耐圧デバイス（例えｉｊＭＯ８）ランジスタ
、Ｉ”Ｌなど）との共存が可能である。
、Ｉ”Ｌなど）との共存が可能である。
などがある。
ところが・ＢＶｃｍｎ？２ＱＯＶ程度の・高耐圧ＩＣに
なると工・ビタキシャル層の比抵抗が３０Ω薗程度のか
なシ、高比抵抗になる為に、エピタキシャル層成長時に
Ｐ屋埋込層からのボロンのオートドーピングにより容易
にＰ−型に反転する現象がしはしは起こった。一般に高
耐圧ＩＣでは、エピタキシャル層の厚さが厚くなるので
成長レートの大きい８ｉＣ１ａソース、・が用、いられ
ておシ、８ｉＣｊ４ソースによるエビタ、神シャル成長
は成長温度が１１７０℃程度の高温で行なわ・れる為、
オートドーピングが助長されている。この現象は特に第
１層エピタキシャル層と第２層エビ：タキシャル層の境
界領域に発生した場合、ＮＰＮ）ランジスタの電流増幅
率（以下％ ｂｖｚという）の低下、コレクタ飽和電圧
（以下、■ＣΣｃｓａｉという）の上昇を引き起こした
。
なると工・ビタキシャル層の比抵抗が３０Ω薗程度のか
なシ、高比抵抗になる為に、エピタキシャル層成長時に
Ｐ屋埋込層からのボロンのオートドーピングにより容易
にＰ−型に反転する現象がしはしは起こった。一般に高
耐圧ＩＣでは、エピタキシャル層の厚さが厚くなるので
成長レートの大きい８ｉＣ１ａソース、・が用、いられ
ておシ、８ｉＣｊ４ソースによるエビタ、神シャル成長
は成長温度が１１７０℃程度の高温で行なわ・れる為、
オートドーピングが助長されている。この現象は特に第
１層エピタキシャル層と第２層エビ：タキシャル層の境
界領域に発生した場合、ＮＰＮ）ランジスタの電流増幅
率（以下％ ｂｖｚという）の低下、コレクタ飽和電圧
（以下、■ＣΣｃｓａｉという）の上昇を引き起こした
。
又、Ｐ−型反転層に至らなくても第１層エピタキシャル
層と第２層エピタキシャル層の境界領域がさらにＮ″″
″″型高抵抗層になシ、同様のデバイスの特性の悪化を
引き起こした。第５図はＦ−、型反転層又はＮ−一型高
比抵抗層が形成された場合のｔ＃３図Ａ−Ａ’断面図の
不純物濃度ブーロファイルを示している。゛ 本発明はかかる問題点を解決すべ〈発明されるものであ
シ、少なくとも２層のエピタキシャル層を有するパイホ
ーラ高耐圧ＩＣにおいて、１方のエピタキシャル層と他
方のエピタキシャル層の境界領域に反転層又扛高抵抗層
が発生するのを防止し、ｈｙｚの低下、 Ｖｃｚ（ｓａ
ｔ）の上昇を防止する半導体装置の製造方法を提供する
ことにある。
層と第２層エピタキシャル層の境界領域がさらにＮ″″
″″型高抵抗層になシ、同様のデバイスの特性の悪化を
引き起こした。第５図はＦ−、型反転層又はＮ−一型高
比抵抗層が形成された場合のｔ＃３図Ａ−Ａ’断面図の
不純物濃度ブーロファイルを示している。゛ 本発明はかかる問題点を解決すべ〈発明されるものであ
シ、少なくとも２層のエピタキシャル層を有するパイホ
ーラ高耐圧ＩＣにおいて、１方のエピタキシャル層と他
方のエピタキシャル層の境界領域に反転層又扛高抵抗層
が発生するのを防止し、ｈｙｚの低下、 Ｖｃｚ（ｓａ
ｔ）の上昇を防止する半導体装置の製造方法を提供する
ことにある。
〔問題点を解決するための手段〕
１本発明の半導体装置の製造方法は、一導電型半導体基
板表面より他の等電麗の第１埋込ｒ−及び一導電型の第
２址込層を形成する工程と１．シかる後他の導電型の第
１エピタキシャル層を形成する工程と、しかる後第１エ
ピタキシャル層表面より少くとも前記−導ＩＩ！型の第
３埋込層を形成する工程と、しかる後他の導を型の＠２
２工ピタキシヤルを形成する工程とを含む半導体装置の
製造方法において、第１エピタキシャル層は８ｉｃｌａ
ソースで形成し、第２エピタキシャル層はＳｉＨ４ソー
スで形成している。この時、望ましくは第２エピタキシ
ャル層の比抵抗は第１エピタキシャル層の比抵抗に比し
て小さく形成される。
１本発明の半導体装置の製造方法は、一導電型半導体基
板表面より他の等電麗の第１埋込ｒ−及び一導電型の第
２址込層を形成する工程と１．シかる後他の導電型の第
１エピタキシャル層を形成する工程と、しかる後第１エ
ピタキシャル層表面より少くとも前記−導ＩＩ！型の第
３埋込層を形成する工程と、しかる後他の導を型の＠２
２工ピタキシヤルを形成する工程とを含む半導体装置の
製造方法において、第１エピタキシャル層は８ｉｃｌａ
ソースで形成し、第２エピタキシャル層はＳｉＨ４ソー
スで形成している。この時、望ましくは第２エピタキシ
ャル層の比抵抗は第１エピタキシャル層の比抵抗に比し
て小さく形成される。
以下、図面を参照して本発明を説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示す構造断
面図である。まず第１図（ａ）に示すようにＰ−型基板
１の表面より例えはｓｂ又はＡｓの拡散によりＮ 型第
１埋込層２を形成し、次いで例えはＢＣｌ３の拡散によ
り絶縁分離のためのＰ型第２埋込層３を形成し、その徒
弟１及び第２ｍ込層２，３を含む基板１上にｓｅｐｉｃ
ｍ２５〜３５Ωａｎ、 ｔｅｐｉ＝２０−２５μｍのＮ
−型第１エピタキシャル層４を成長させる。この時、第
１エピタキシャル層４は１１７０℃程度の８ｉＣ１４の
還元反応により成長させる。
面図である。まず第１図（ａ）に示すようにＰ−型基板
１の表面より例えはｓｂ又はＡｓの拡散によりＮ 型第
１埋込層２を形成し、次いで例えはＢＣｌ３の拡散によ
り絶縁分離のためのＰ型第２埋込層３を形成し、その徒
弟１及び第２ｍ込層２，３を含む基板１上にｓｅｐｉｃ
ｍ２５〜３５Ωａｎ、 ｔｅｐｉ＝２０−２５μｍのＮ
−型第１エピタキシャル層４を成長させる。この時、第
１エピタキシャル層４は１１７０℃程度の８ｉＣ１４の
還元反応により成長させる。
次に同図（ｂ）に示すように第１エピタキシャル層４の
表面よ’）ＢＣＩｍの拡散により絶縁分離のためのＰ型
巣３埋込層５を形成し、その後第２埋込層３を含む第１
エピタキシャル層４上にＮ−型第２エピタキシャル層６
ｂを成長させる。この第２エピタキシャル層６ｂは１０
５０℃程度の８ｉＨ４の熱分解により成長させることＫ
より、高温成長の８ｉＣ１ａに比してボロンのオートド
ーピングが減少される。この為第１エピタキシャル層４
と同程度の比抵抗でｔｅｐｉ＝ｚｏ〜２５μｍ成長させ
る。その後、Ｐ型分離領域１０を拡散形成することによ
って第１および第２エピタキシャル層４．６ｂを島領域
に分離し、Ｐ型ベース領域８．Ｎ型エミッタ領域９ ａ
、 Ｎｕコレクタコンタクト領域９ｂを形成してトラ
ンジスタを得る〇 第２図（ａ） 、 （ｂ） 、 （Ｃ）は本発明の他の
実施例を示すもので、第２図（ａ）の工程で第１のエピ
タキシャル層４を形成し、第２図（ｂ）の工程でＰ型巣
３埋込層５を形成した後第１エピタキシャル層４よりも
低抵抗の５ｅｐｉ ：１〜２０Ωαでｔｅｐｉ： ５〜
ｌ Ｏｔｉｍ第２エピタキシャル層６ａを成長させる。
表面よ’）ＢＣＩｍの拡散により絶縁分離のためのＰ型
巣３埋込層５を形成し、その後第２埋込層３を含む第１
エピタキシャル層４上にＮ−型第２エピタキシャル層６
ｂを成長させる。この第２エピタキシャル層６ｂは１０
５０℃程度の８ｉＨ４の熱分解により成長させることＫ
より、高温成長の８ｉＣ１ａに比してボロンのオートド
ーピングが減少される。この為第１エピタキシャル層４
と同程度の比抵抗でｔｅｐｉ＝ｚｏ〜２５μｍ成長させ
る。その後、Ｐ型分離領域１０を拡散形成することによ
って第１および第２エピタキシャル層４．６ｂを島領域
に分離し、Ｐ型ベース領域８．Ｎ型エミッタ領域９ ａ
、 Ｎｕコレクタコンタクト領域９ｂを形成してトラ
ンジスタを得る〇 第２図（ａ） 、 （ｂ） 、 （Ｃ）は本発明の他の
実施例を示すもので、第２図（ａ）の工程で第１のエピ
タキシャル層４を形成し、第２図（ｂ）の工程でＰ型巣
３埋込層５を形成した後第１エピタキシャル層４よりも
低抵抗の５ｅｐｉ ：１〜２０Ωαでｔｅｐｉ： ５〜
ｌ Ｏｔｉｍ第２エピタキシャル層６ａを成長させる。
この時第２エピタキシャル＃６ａはＰ型巣３埋込層５を
おおう厚さとする。次に、第２図（Ｃ）に示すように適
当な気相成長法によＪｓｅｐｉ’＝２５〜３５０αのＮ
−型第３エピタキシャル層７をｔｅｐｉ＝１０〜１５μ
ｍ成長させる。その後Ｐ型分離領域１０．Ｐ型ペース領
域８．ＮＭエミッタ領域９ａ、Ｎ型コレクタコンタクト
領域９ｂを形成して第１図（Ｃ）に示すようなトランジ
スタが形成される。この時第２エピタキシャル層６ａは
高濃度なのでより完全にオートドーピングが防がれ、第
３エピタキシャル層７内にトランジスタか形成されるの
で、トランジスタの特性が変化することもない。
おおう厚さとする。次に、第２図（Ｃ）に示すように適
当な気相成長法によＪｓｅｐｉ’＝２５〜３５０αのＮ
−型第３エピタキシャル層７をｔｅｐｉ＝１０〜１５μ
ｍ成長させる。その後Ｐ型分離領域１０．Ｐ型ペース領
域８．ＮＭエミッタ領域９ａ、Ｎ型コレクタコンタクト
領域９ｂを形成して第１図（Ｃ）に示すようなトランジ
スタが形成される。この時第２エピタキシャル層６ａは
高濃度なのでより完全にオートドーピングが防がれ、第
３エピタキシャル層７内にトランジスタか形成されるの
で、トランジスタの特性が変化することもない。
以上説明した通シ、本発明によれは第２エピタキシャル
層を８ｉＨ４の熱分解により成長させているので、成長
温度が１０５０℃と８ｉＣ１ａに比べて低温になる為第
３埋込層のボロンのオートドーピングが減少し寡、１工
ピタキシヤル層と第２エピタキシャル層の境界領域に反
転層又は高抵抗層の発生を防止することができる。又第
２エピタキシャル層を高濃度化すれはこのオートドーピ
ングはより完全に防がれる。
層を８ｉＨ４の熱分解により成長させているので、成長
温度が１０５０℃と８ｉＣ１ａに比べて低温になる為第
３埋込層のボロンのオートドーピングが減少し寡、１工
ピタキシヤル層と第２エピタキシャル層の境界領域に反
転層又は高抵抗層の発生を防止することができる。又第
２エピタキシャル層を高濃度化すれはこのオートドーピ
ングはより完全に防がれる。
従って、ＮＰＮ）ランジスタのＩＩＦＫの低下、ＶＣＩ
（ｓａｔ）の上昇を引き起こすことなく極めて高い拡散
歩留を実現することができる。
（ｓａｔ）の上昇を引き起こすことなく極めて高い拡散
歩留を実現することができる。
尚、本発明り上記実施例に限られることなく極性を換え
ても同様に実施効果が得られる。
ても同様に実施効果が得られる。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの製造工程を示す構造断面図、第２図（ａ）〜（Ｃ）
は本発明の他の実施例を説明するための製造工程を示す
構造断面図、第３図は従来の２層エピタキシャル層構造
を有するＮＰＮ）ランジスタの構造断面図、第４図は第
３図のＡ−Ａ’断面の不純物濃度プロファイル、第５図
は第１エピタキシャル層と第２エピタキシャル島の境界
領域に反転層又拡高比抵抗層か形成された場合の第３図
のＡ−Ａ’断面の不純物象度プロファイルである。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ 型第１埋
込層、３・・・・・・Ｐ型第２埋込層、４・・・・・・
Ｎ型第１エピタキシャル層、５・・・・・・Ｐ型第３埋
込層、６ａ、６ｂ・・・・・・Ｎ！第２エピタキシャル
層、７・・・・・・Ｎ−型第３エピタキシャル層、８・
・・・・・Ｐ型ベース領域、９ａ・・・・・・Ｎｕエミ
ッタ領域、９ｂ・・・・・・Ｎ型コレクタコンタクト領
域、１０・・・・・・Ｐ呈分離領域、Ｐ・・・・・・Ｐ
−型反転層、ｑ・・・・・・Ｎ＝ｆｉ高比抵抗層。 代理人 弁理士 内 原 晋 パへ。 ２！Ｎ＋型牢ｌ埋込看 （ｅ） 第ｚＹｇＪ 磐３図 条４ ℃
めの製造工程を示す構造断面図、第２図（ａ）〜（Ｃ）
は本発明の他の実施例を説明するための製造工程を示す
構造断面図、第３図は従来の２層エピタキシャル層構造
を有するＮＰＮ）ランジスタの構造断面図、第４図は第
３図のＡ−Ａ’断面の不純物濃度プロファイル、第５図
は第１エピタキシャル層と第２エピタキシャル島の境界
領域に反転層又拡高比抵抗層か形成された場合の第３図
のＡ−Ａ’断面の不純物象度プロファイルである。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ 型第１埋
込層、３・・・・・・Ｐ型第２埋込層、４・・・・・・
Ｎ型第１エピタキシャル層、５・・・・・・Ｐ型第３埋
込層、６ａ、６ｂ・・・・・・Ｎ！第２エピタキシャル
層、７・・・・・・Ｎ−型第３エピタキシャル層、８・
・・・・・Ｐ型ベース領域、９ａ・・・・・・Ｎｕエミ
ッタ領域、９ｂ・・・・・・Ｎ型コレクタコンタクト領
域、１０・・・・・・Ｐ呈分離領域、Ｐ・・・・・・Ｐ
−型反転層、ｑ・・・・・・Ｎ＝ｆｉ高比抵抗層。 代理人 弁理士 内 原 晋 パへ。 ２！Ｎ＋型牢ｌ埋込看 （ｅ） 第ｚＹｇＪ 磐３図 条４ ℃
Claims (3)
- （１）一導電型半導体基板表面より他の導電型の第１埋
込層及び前記一導電型の第２埋込層を形成する工程と、
しかる後前記他の導電型の第１エピタキシャル層を形成
する工程と、しかる後前記第１エピタキシャル層表面よ
り前記第２埋込層に対応する部分に前記一導電型の第３
埋込層を形成する工程と、しかる後前記他の導電型の第
２エピタキシャル層を熱分解法によって気相成長せしめ
る工程と、前記第２エピタキシャル層を含む上層エピタ
キシャル層に前記第３埋込層に達する絶縁分離拡散を施
す工程と、前記絶縁分離拡散によって囲まれる前記上層
エピタキシャル層に半導体素子を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - （２）前記第２エピタキシャル層の比抵抗は前記第１エ
ピタキシャル層の比抵抗に比して小さいことを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 - （３）前記第２エピタキシャル層上に前記一導電型の第
３エピタキシャル層を形成して前記上層エピタキシャル
層を形成することを特徴とする特許請求の範囲第（１）
項又は第（２）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117864A JPH0628263B2 (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60117864A JPH0628263B2 (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61276367A true JPS61276367A (ja) | 1986-12-06 |
| JPH0628263B2 JPH0628263B2 (ja) | 1994-04-13 |
Family
ID=14722180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60117864A Expired - Lifetime JPH0628263B2 (ja) | 1985-05-31 | 1985-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628263B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023136860A1 (en) * | 2022-01-12 | 2023-07-20 | Applied Materials, Inc. | Methods of epitaxially growing boron-containing structures |
-
1985
- 1985-05-31 JP JP60117864A patent/JPH0628263B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023136860A1 (en) * | 2022-01-12 | 2023-07-20 | Applied Materials, Inc. | Methods of epitaxially growing boron-containing structures |
| US12444605B2 (en) | 2022-01-12 | 2025-10-14 | Applied Materials, Inc. | Epitaxial methods including a haloborane formula for growing boron-containing structures having increased boron concentrations |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628263B2 (ja) | 1994-04-13 |
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