JPH0851487A - 電話信号音検出回路 - Google Patents
電話信号音検出回路Info
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- JPH0851487A JPH0851487A JP7149798A JP14979895A JPH0851487A JP H0851487 A JPH0851487 A JP H0851487A JP 7149798 A JP7149798 A JP 7149798A JP 14979895 A JP14979895 A JP 14979895A JP H0851487 A JPH0851487 A JP H0851487A
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- 230000015654 memory Effects 0.000 claims abstract description 87
- 238000005070 sampling Methods 0.000 claims abstract description 24
- 230000010354 integration Effects 0.000 claims description 3
- 102100032919 Chromobox protein homolog 1 Human genes 0.000 description 8
- 101000797584 Homo sapiens Chromobox protein homolog 1 Proteins 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q1/00—Details of selecting apparatus or arrangements
- H04Q1/18—Electrical details
- H04Q1/30—Signalling arrangements; Manipulation of signalling currents
- H04Q1/44—Signalling arrangements; Manipulation of signalling currents using alternate current
- H04Q1/444—Signalling arrangements; Manipulation of signalling currents using alternate current with voice-band signalling frequencies
- H04Q1/45—Signalling arrangements; Manipulation of signalling currents using alternate current with voice-band signalling frequencies using multi-frequency signalling
- H04Q1/457—Signalling arrangements; Manipulation of signalling currents using alternate current with voice-band signalling frequencies using multi-frequency signalling with conversion of multifrequency signals into digital signals
-
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Complex Calculations (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Telephonic Communication Services (AREA)
Abstract
(57)【要約】
【目的】 標本化周波数で与えられる値を有するデジタ
ル入力信号（Ｒｘ）内の識別信号を検出する回路を開示
する。 【構成】 本回路には使用者が自由にプログラムできる
ように相互に接続された一組の処理ユニットが含まれて
いる。信号用メモリは入力信号の標本化周波数で更新さ
れ、処理ユニットの出力信号と入力信号を関係するアド
レスで記憶する。プログラム用メモリは、処理ユニット
の入力に関係した位置で使用者が該入力に接続を希望す
る信号に関係する信号メモリアドレスを記憶する。制御
器はプログラム用メモリ内に記憶されたアドレスを読み
出し、該アドレスで信号用メモリ内の値を読み出し、こ
れらの読み出した値をプログラム用メモリ内の位置に対
応した順序で処理ユニットの入力に加える。
ル入力信号（Ｒｘ）内の識別信号を検出する回路を開示
する。 【構成】 本回路には使用者が自由にプログラムできる
ように相互に接続された一組の処理ユニットが含まれて
いる。信号用メモリは入力信号の標本化周波数で更新さ
れ、処理ユニットの出力信号と入力信号を関係するアド
レスで記憶する。プログラム用メモリは、処理ユニット
の入力に関係した位置で使用者が該入力に接続を希望す
る信号に関係する信号メモリアドレスを記憶する。制御
器はプログラム用メモリ内に記憶されたアドレスを読み
出し、該アドレスで信号用メモリ内の値を読み出し、こ
れらの読み出した値をプログラム用メモリ内の位置に対
応した順序で処理ユニットの入力に加える。
Description
【０００１】
【産業上の利用分野】本発明は、典型的にはある電話伝
送基準を他の電話伝送基準に変え、ある州から他の州の
基準に変えるプログラム可能な電話信号音検出用のモジ
ュラー回路に関しており、より詳細にはデジタル信号で
識別信号を検出することに関する。
送基準を他の電話伝送基準に変え、ある州から他の州の
基準に変えるプログラム可能な電話信号音検出用のモジ
ュラー回路に関しており、より詳細にはデジタル信号で
識別信号を検出することに関する。
【０００２】
【従来の技術】ロックウエル社は直列接続のプログラム
可能なフィルタと、パワー推定器と、比較器を三回含ん
でいる信号音検出回路を販売している。この信号音検出
器は二つのプログラム可能な構成を有している。一番目
の構成では、三つのフィルタのそれぞれは処理されるデ
ジタル信号を受け、三つの異なる信号音を検出する。二
番目の構成では、三つのフィルタは直列に接続され狭い
周波数帯域内で信号音を検出する。この構造は可能な全
ての信号音の状態に合わせることが難しい。
可能なフィルタと、パワー推定器と、比較器を三回含ん
でいる信号音検出回路を販売している。この信号音検出
器は二つのプログラム可能な構成を有している。一番目
の構成では、三つのフィルタのそれぞれは処理されるデ
ジタル信号を受け、三つの異なる信号音を検出する。二
番目の構成では、三つのフィルタは直列に接続され狭い
周波数帯域内で信号音を検出する。この構造は可能な全
ての信号音の状態に合わせることが難しい。
【０００３】
【課題を解決するための手段】本発明の目的は、プログ
ラム可能な構造が使用される分野の全ての状態に適合で
きるプログラム可能な信号処理の構造を提供することで
ある。
ラム可能な構造が使用される分野の全ての状態に適合で
きるプログラム可能な信号処理の構造を提供することで
ある。
【０００４】本発明の他の目的は特にシンプルで容易に
プログラム可能な構造を実現することである。
プログラム可能な構造を実現することである。
【０００５】これらの目的を実現するため、本発明は、
使用者が自由にプログラムできるように相互に接続され
た多数の処理ユニットと、入力信号の標本化周波数で更
新され、処理ユニットの出力信号と入力信号の値を関係
するアドレスに記憶する信号用メモリと、処理ユニット
の入力に関係した位置で、使用者が前記入力に接続を希
望する信号に関係する信号メモリアドレスを記憶するプ
ログラム用メモリと、プログラム用メモリ内に記憶され
たアドレスを読み出し、該アドレスで信号用メモリ内の
値を読み出し、これらの読み出した値をプログラム用メ
モリ内の位置に対応した順序で処理ユニットの入力に与
える制御装置とを含み、標本化周波数で与えられる値を
有するデジタル入力信号内の識別信号を検出する回路を
与えている。
使用者が自由にプログラムできるように相互に接続され
た多数の処理ユニットと、入力信号の標本化周波数で更
新され、処理ユニットの出力信号と入力信号の値を関係
するアドレスに記憶する信号用メモリと、処理ユニット
の入力に関係した位置で、使用者が前記入力に接続を希
望する信号に関係する信号メモリアドレスを記憶するプ
ログラム用メモリと、プログラム用メモリ内に記憶され
たアドレスを読み出し、該アドレスで信号用メモリ内の
値を読み出し、これらの読み出した値をプログラム用メ
モリ内の位置に対応した順序で処理ユニットの入力に与
える制御装置とを含み、標本化周波数で与えられる値を
有するデジタル入力信号内の識別信号を検出する回路を
与えている。
【０００６】本発明の一つの実施態様は使用者が相互接
続をプログラムできる多数の処理ユニットを含んでい
る。識別信号は一般に所定の周波数で閾値を越える大き
さにより、すなわち他の識別信号の大きさにより特徴づ
けられている。このような信号を検出するため、処理ユ
ニットはプログラム可能なフィルタと、整流および積分
ユニット（パワー推定器）と、比較器を含んでいる。
続をプログラムできる多数の処理ユニットを含んでい
る。識別信号は一般に所定の周波数で閾値を越える大き
さにより、すなわち他の識別信号の大きさにより特徴づ
けられている。このような信号を検出するため、処理ユ
ニットはプログラム可能なフィルタと、整流および積分
ユニット（パワー推定器）と、比較器を含んでいる。
【０００７】本発明のある実施態様によれば、本回路は
読み出された値が処理ユニットの入力にそれぞれ関係の
ある位置で記憶される入力メモリを含んでいる。
読み出された値が処理ユニットの入力にそれぞれ関係の
ある位置で記憶される入力メモリを含んでいる。
【０００８】本発明のある実施態様によれば、一番目の
プログラム用メモリと二番目のプログラム用メモリがそ
れぞれ関係する一番目の処理ユニットと二番目の処理ユ
ニットを処理ユニットが含んでいる。制御装置が異なる
周波数で一番目と二番目のプログラム用メモリ内に記憶
されたアドレスを読み出し、信号用メモリの中の前記の
アドレスの値を読み出し、これらの読み出した値を一番
目と二番目のプログラム用メモリの位置に対応した順序
で一番目の処理ユニットと二番目の処理ユニットの入力
に与えるために与えられている。
プログラム用メモリと二番目のプログラム用メモリがそ
れぞれ関係する一番目の処理ユニットと二番目の処理ユ
ニットを処理ユニットが含んでいる。制御装置が異なる
周波数で一番目と二番目のプログラム用メモリ内に記憶
されたアドレスを読み出し、信号用メモリの中の前記の
アドレスの値を読み出し、これらの読み出した値を一番
目と二番目のプログラム用メモリの位置に対応した順序
で一番目の処理ユニットと二番目の処理ユニットの入力
に与えるために与えられている。
【０００９】本発明のある実施態様によれば、本回路は
一番目の処理ユニットと二番目の処理ユニットにそれぞ
れ関係する一番目および二番目の入力メモリを含んでい
る。読み出された値が一番目の処理ユニットと二番目の
処理ユニットの入力にそれぞれ関係する位置で前記メモ
リ内に記憶される。
一番目の処理ユニットと二番目の処理ユニットにそれぞ
れ関係する一番目および二番目の入力メモリを含んでい
る。読み出された値が一番目の処理ユニットと二番目の
処理ユニットの入力にそれぞれ関係する位置で前記メモ
リ内に記憶される。
【００１０】本発明のある実施態様によれば、一番目の
処理ユニットがプログラム可能なフィルタと、整流およ
び積分ユニットを含んでいる。二番目の処理ユニットは
比較器を含んでいる。信号用メモリは使用者により比較
のため選択される閾値を更に記憶する。
処理ユニットがプログラム可能なフィルタと、整流およ
び積分ユニットを含んでいる。二番目の処理ユニットは
比較器を含んでいる。信号用メモリは使用者により比較
のため選択される閾値を更に記憶する。
【００１１】本発明のある実施態様によれば、処理ユニ
ットの動作がプログラム可能なユニットにより実行され
連続的に動作が行なわれる。
ットの動作がプログラム可能なユニットにより実行され
連続的に動作が行なわれる。
【００１２】
【実施例】本発明は簡単なプログラムにより構造をあら
ゆる特別な構成に適合でき十分な数と十分な種類を有す
る処理ユニットを与えている。これを行なうため、使用
者はユニットのあらゆる相互接続をプログラムする。
ゆる特別な構成に適合でき十分な数と十分な種類を有す
る処理ユニットを与えている。これを行なうため、使用
者はユニットのあらゆる相互接続をプログラムする。
【００１３】図１は電話伝送に適応でき本発明によるプ
ログラム可能な一組の処理ユニットの例を示している。
この一組のユニットは、一組のプログラム可能なフィル
タ（ＦＩＬＴ）１０と、一組のパワー推定ユニット（Ｐ
ＥＲ）２０と、閾値ＶＴを与える一組のユニット３０
と、一組の比較器（ＣＯＭＰ）３０を含んでいる。プロ
グラム可能なフィルタ１０とパワー推定ユニット２０の
例は後述する。図１では０から７の番号を付けた８個の
処理ユニットが示されているが、あらゆる番号を使用す
ることができる。比較器３２の出力は信号音検出信号Ｄ
ＥＴを与えており、ラッチ３４に記憶されている。処理
されるデジタル信号Ｒｘは例えば信号Ｒｘの標本化周波
数で更新されるレジスタであるユニット３６の中にあ
る。接地電圧ＧＮＤに相当する値は例えば恒久的に接地
されている一組のビットにより構成されているユニット
３８の中にある。
ログラム可能な一組の処理ユニットの例を示している。
この一組のユニットは、一組のプログラム可能なフィル
タ（ＦＩＬＴ）１０と、一組のパワー推定ユニット（Ｐ
ＥＲ）２０と、閾値ＶＴを与える一組のユニット３０
と、一組の比較器（ＣＯＭＰ）３０を含んでいる。プロ
グラム可能なフィルタ１０とパワー推定ユニット２０の
例は後述する。図１では０から７の番号を付けた８個の
処理ユニットが示されているが、あらゆる番号を使用す
ることができる。比較器３２の出力は信号音検出信号Ｄ
ＥＴを与えており、ラッチ３４に記憶されている。処理
されるデジタル信号Ｒｘは例えば信号Ｒｘの標本化周波
数で更新されるレジスタであるユニット３６の中にあ
る。接地電圧ＧＮＤに相当する値は例えば恒久的に接地
されている一組のビットにより構成されているユニット
３８の中にある。
【００１４】図２は本発明によるプログラム可能な構造
の概要を示している。フィルタ１０とパワー推定器２０
のグループはブロック５０の中にある。比較器３２のグ
ループはブロック３２の中にある。
の概要を示している。フィルタ１０とパワー推定器２０
のグループはブロック５０の中にある。比較器３２のグ
ループはブロック３２の中にある。
【００１５】本発明に基づき構造のプログラムを非常に
容易にするため、信号用メモリ５４の位置の所定のアド
レスが各信号に割り当てられている。例えば、アドレス
００ｈ（ｈは番号が十六進法であることを意味してい
る）はゼロ信号ＧＮＤに、アドレス０１ｈは入力信号Ｒ
ｘに、アドレス１０ｈから１７ｈはパワー推定器２０の
出力に、アドレス３０ｈから３７ｈは閾値ＶＴに割り当
てられている。通常、これらの出力はユニットの入力に
接続されていないので比較器３２の出力にアドレスは割
り当てられていない。
容易にするため、信号用メモリ５４の位置の所定のアド
レスが各信号に割り当てられている。例えば、アドレス
００ｈ（ｈは番号が十六進法であることを意味してい
る）はゼロ信号ＧＮＤに、アドレス０１ｈは入力信号Ｒ
ｘに、アドレス１０ｈから１７ｈはパワー推定器２０の
出力に、アドレス３０ｈから３７ｈは閾値ＶＴに割り当
てられている。通常、これらの出力はユニットの入力に
接続されていないので比較器３２の出力にアドレスは割
り当てられていない。
【００１６】メモリ５４の位置はユニット５０の出力お
よび入力信号Ｒｘの当該の値により各標本化期間で更新
される。閾値ＶＴは例えば構造に電源が投入された時、
メモリ５４のそれぞれの位置に最初に書き込まれる。
よび入力信号Ｒｘの当該の値により各標本化期間で更新
される。閾値ＶＴは例えば構造に電源が投入された時、
メモリ５４のそれぞれの位置に最初に書き込まれる。
【００１７】ユニット５０の入力はプログラム用メモリ
５６の所定の位置に関連がある。メモリ５６の各位置
に、使用者は（または外部回路により）位置に関係する
入力をユニットに加えたい信号のアドレスを書き込む
（プログラムする）。
５６の所定の位置に関連がある。メモリ５６の各位置
に、使用者は（または外部回路により）位置に関係する
入力をユニットに加えたい信号のアドレスを書き込む
（プログラムする）。
【００１８】同様に、比較器５２の各入力は使用者が信
号のアドレスを書き込み、比較器に与えるプログラム用
メモリ５８のそれぞれの所定の位置に関係している。
号のアドレスを書き込み、比較器に与えるプログラム用
メモリ５８のそれぞれの所定の位置に関係している。
【００１９】ユニット５０の各入力もユニット５０に与
えられる値が書き込まれている入力メモリ６０のそれぞ
れの所定の位置に関係している。同様に、比較器５２の
各入力は比較器５２に加えられる信号の値が書き込まれ
ている入力メモリ６２のそれぞれの所定の位置に関係し
ている。
えられる値が書き込まれている入力メモリ６０のそれぞ
れの所定の位置に関係している。同様に、比較器５２の
各入力は比較器５２に加えられる信号の値が書き込まれ
ている入力メモリ６２のそれぞれの所定の位置に関係し
ている。
【００２０】制御回路６４は以下に記載するように、種
々のメモリの間の転送を制御している。
々のメモリの間の転送を制御している。
【００２１】各標本化期間の始まりで、ユニット５０は
メモリ６０にあるそれぞれの値を使用して動作を実行
し、その結果はメモリ５４のそれぞれのアドレスに転送
される。同様に、比較器５２はメモリ６２に記憶された
それぞれの値と比較を行い、レジスタ３４のそれぞれの
ビットをネーブルまたはイネーブルにする（図１）。
メモリ６０にあるそれぞれの値を使用して動作を実行
し、その結果はメモリ５４のそれぞれのアドレスに転送
される。同様に、比較器５２はメモリ６２に記憶された
それぞれの値と比較を行い、レジスタ３４のそれぞれの
ビットをネーブルまたはイネーブルにする（図１）。
【００２２】次に、メモリ５６に記憶された各アドレス
が検討され、該アドレスでメモリ５４に記憶された値が
メモリ６０の当該位置に転送される。メモリ５６はメモ
リ６０の書き込み動作の順序で読み出され、メモリ５６
と６０とユニット５０の入力の位置の間の対応を保つ。
が検討され、該アドレスでメモリ５４に記憶された値が
メモリ６０の当該位置に転送される。メモリ５６はメモ
リ６０の書き込み動作の順序で読み出され、メモリ５６
と６０とユニット５０の入力の位置の間の対応を保つ。
【００２３】同様に、メモリ５８に記憶された各アドレ
スは調べられ、該アドレスでメモリ５４に記憶された値
はメモリ６２の当該位置に転送される。
スは調べられ、該アドレスでメモリ５４に記憶された値
はメモリ６２の当該位置に転送される。
【００２４】このように、各標本化時間で、ユニット５
０と比較器５２は新しい値で動作を実行する。メモリ５
４からメモリ６０および６２への中間の転送により、本
発明の内容に基づき以下に記載する欠点を避ける役目を
する標本化期間の遅延時間が与えられる。
０と比較器５２は新しい値で動作を実行する。メモリ５
４からメモリ６０および６２への中間の転送により、本
発明の内容に基づき以下に記載する欠点を避ける役目を
する標本化期間の遅延時間が与えられる。
【００２５】この例では、比較動作（ブロック５２）が
フィルタおよびパワー推定値動作（ブロック５０）より
遅い速度で行なわれるので、ユニットは二つの異なった
ブロック５０と５２に分類される。実際には、パワー推
定器の結果は通常ある標本化期間と他の標本化期間で殆
ど変化しない。例えば、プログラム用メモリ５８の内容
は各標本化期間で部分的に実行され、該内容はｎ回（例
えばｎ＝３）の標本化期間に一回完全に調べられる。こ
れにより、必要な計算容量が減少する。
フィルタおよびパワー推定値動作（ブロック５０）より
遅い速度で行なわれるので、ユニットは二つの異なった
ブロック５０と５２に分類される。実際には、パワー推
定器の結果は通常ある標本化期間と他の標本化期間で殆
ど変化しない。例えば、プログラム用メモリ５８の内容
は各標本化期間で部分的に実行され、該内容はｎ回（例
えばｎ＝３）の標本化期間に一回完全に調べられる。こ
れにより、必要な計算容量が減少する。
【００２６】本発明のある実施態様によれば、メモリ６
０と６２はユニット５０と５２の入力レジスタにより形
成されている。信号用メモリ５４はユニット５０の出力
レジスタ、閾値ＶＴを記憶するレジスタ、および処理さ
れる信号Ｒｘの値を記憶するレジスタにより形成されて
いる。ユニット５０は並列または系列的に動作する一組
のユニットであり、全てのフィルタおよびパワー推定ユ
ニットの動作を系列的に実行するように再プログラムさ
れた一つまたはニつの基本的なユニットで形成されてい
る。本発明の他の実施態様によれば、ユニット５０と５
２の動作はソフトウエアにより実行され、５４から６２
のメモリはフィルタおよびパワー推定ユニットのプログ
ラム可能なパラメータも記憶するシングルメモリの一部
である。
０と６２はユニット５０と５２の入力レジスタにより形
成されている。信号用メモリ５４はユニット５０の出力
レジスタ、閾値ＶＴを記憶するレジスタ、および処理さ
れる信号Ｒｘの値を記憶するレジスタにより形成されて
いる。ユニット５０は並列または系列的に動作する一組
のユニットであり、全てのフィルタおよびパワー推定ユ
ニットの動作を系列的に実行するように再プログラムさ
れた一つまたはニつの基本的なユニットで形成されてい
る。本発明の他の実施態様によれば、ユニット５０と５
２の動作はソフトウエアにより実行され、５４から６２
のメモリはフィルタおよびパワー推定ユニットのプログ
ラム可能なパラメータも記憶するシングルメモリの一部
である。
【００２７】この構造により、使用者はユニットの間に
ある全ての相互接続を（メモリ５６および５８に）容易
にプログラムできる。しかし、これが出来ることにより
図３Ａから図５Ｂに関連し生ずる欠点は、本発明によれ
ばメモリ６０と６２内の中間の転送により生ずる一つの
標本化期間の遅延時間を使用することにより避けること
ができる。
ある全ての相互接続を（メモリ５６および５８に）容易
にプログラムできる。しかし、これが出来ることにより
図３Ａから図５Ｂに関連し生ずる欠点は、本発明によれ
ばメモリ６０と６２内の中間の転送により生ずる一つの
標本化期間の遅延時間を使用することにより避けること
ができる。
【００２８】図３Ａと図３ＢはＭＯＤ１からＭＯＤ３の
三つのユニットの間の相互接続の二つの例を示してい
る。信号Ｓは図３Ａと図３Ｂに示すいずれの場合でもＭ
ＯＤ１からＭＯＤ３のユニットにより連続的に処理され
ている。ユニットＭＯＤ１とＭＯＤ２は中間の結果Ｒ１
とＲ２を与え、ユニットＭＯＤ３は終わりの結果Ｒ３を
与えている。
三つのユニットの間の相互接続の二つの例を示してい
る。信号Ｓは図３Ａと図３Ｂに示すいずれの場合でもＭ
ＯＤ１からＭＯＤ３のユニットにより連続的に処理され
ている。ユニットＭＯＤ１とＭＯＤ２は中間の結果Ｒ１
とＲ２を与え、ユニットＭＯＤ３は終わりの結果Ｒ３を
与えている。
【００２９】一般に、ユニットの動作は同時に実行され
ない。より詳細には、これらの動作がソフトウエアによ
り実行される時、該動作は系列的に行なわれる。図３Ａ
と図３Ｂでは、ユニットは上から下に動作の順序で示し
ている。図３Ａでは動作はユニットＭＯＤ１からＭＯＤ
３の順序で実行され、図３Ｂでは動作はユニットＭＯＤ
３からＭＯＤ１の順序で実行される。
ない。より詳細には、これらの動作がソフトウエアによ
り実行される時、該動作は系列的に行なわれる。図３Ａ
と図３Ｂでは、ユニットは上から下に動作の順序で示し
ている。図３Ａでは動作はユニットＭＯＤ１からＭＯＤ
３の順序で実行され、図３Ｂでは動作はユニットＭＯＤ
３からＭＯＤ１の順序で実行される。
【００３０】図４Ａと図４Ｂは、それぞれ信号Ｓおよび
Ｒ１からＲ３の変動超過時間の例をユニットＭＯＤ１か
らＭＯＤ３の動作の順序で表している。信号Ｓのサンプ
ルは時間ｔ0 で与えられている。表現を簡単にするた
め、ＭＯＤ１からＭＯＤ３の各ユニットはユニットの動
作が実行される時入力にある値を出力で伝送すると仮定
している。
Ｒ１からＲ３の変動超過時間の例をユニットＭＯＤ１か
らＭＯＤ３の動作の順序で表している。信号Ｓのサンプ
ルは時間ｔ0 で与えられている。表現を簡単にするた
め、ＭＯＤ１からＭＯＤ３の各ユニットはユニットの動
作が実行される時入力にある値を出力で伝送すると仮定
している。
【００３１】図３Ａの構成では、各ユニットは前のユニ
ットがその結果を与える時動作を実行する、すなわち図
３Ａのユニットは入力が所要の値である時動作を行な
う。図４Ａに示すように、入力信号Ｓの標本は（無視さ
れるユニットの動作遅延を除いて）いかなる遅延も無し
に出力Ｒ３に伝送される。
ットがその結果を与える時動作を実行する、すなわち図
３Ａのユニットは入力が所要の値である時動作を行な
う。図４Ａに示すように、入力信号Ｓの標本は（無視さ
れるユニットの動作遅延を除いて）いかなる遅延も無し
に出力Ｒ３に伝送される。
【００３２】図３Ｂの構成では、ユニットの動作は前の
ユニットがまだ終了していないにも拘らず行なわれる。
対象とするユニットの入力はユニットＭＯＤ１の場合を
除いて期待値にない。図４Ｂに示すように、時間ｔ0 で
信号Ｓの標本は出力Ｒ３に伝送される。ユニットＭＯＤ
３とＭＯＤ２の動作は、ユニットＭＯＤ１の前で時間ｔ
0 から実行される；出力Ｒ３とＲ２は任意の状態にあ
る。
ユニットがまだ終了していないにも拘らず行なわれる。
対象とするユニットの入力はユニットＭＯＤ１の場合を
除いて期待値にない。図４Ｂに示すように、時間ｔ0 で
信号Ｓの標本は出力Ｒ３に伝送される。ユニットＭＯＤ
３とＭＯＤ２の動作は、ユニットＭＯＤ１の前で時間ｔ
0 から実行される；出力Ｒ３とＲ２は任意の状態にあ
る。
【００３３】次の標本化の時間ｔ1 では、入力（Ｒ１）
が信号Ｓの標本を受けているにも拘らずユニットＭＯＤ
２の動作が行なわれている。この標本は出力Ｒ２に加え
られる。反対に、ユニットＭＯＤ３の動作はユニットＭ
ＯＤ２の動作の前に行なわれる；出力Ｒ３は任意の状態
である。
が信号Ｓの標本を受けているにも拘らずユニットＭＯＤ
２の動作が行なわれている。この標本は出力Ｒ２に加え
られる。反対に、ユニットＭＯＤ３の動作はユニットＭ
ＯＤ２の動作の前に行なわれる；出力Ｒ３は任意の状態
である。
【００３４】時間ｔ2 では、ユニットＭＯＤ３の動作は
信号Ｓの標本がＭＯＤ３の入力Ｒ２にあるにも拘らず行
なわれる；この標本は出力Ｒ３に加えられる。
信号Ｓの標本がＭＯＤ３の入力Ｒ２にあるにも拘らず行
なわれる；この標本は出力Ｒ３に加えられる。
【００３５】これら二つの場合はユニットを接続するた
め使用者が選択した方向により信号が１以上の標本化の
時間だけ遅延されることを示している。もしプログラマ
が構造に注意を払わなければ、この構造を通る種々の信
号は異なる遅延時間を有し、幾つかの場合は許容できな
い。
め使用者が選択した方向により信号が１以上の標本化の
時間だけ遅延されることを示している。もしプログラマ
が構造に注意を払わなければ、この構造を通る種々の信
号は異なる遅延時間を有し、幾つかの場合は許容できな
い。
【００３６】この欠点を避けるため、更に使用者に注意
深くプログラムをチェックさせないために、本発明では
各ユニットに１つの標本化期間の一定の遅延時間を導入
している。
深くプログラムをチェックさせないために、本発明では
各ユニットに１つの標本化期間の一定の遅延時間を導入
している。
【００３７】図５Ａと図５Ｂはそれぞれ図３Ａと図３Ｂ
の構成の動作を示しており、１つの標本化期間の遅延時
間が入っている。図３Ａの構成の動作を示している図５
Ａでは、信号Ｓの標本値が各伝送に１つの標本化期間の
遅延時間を有してＲ１からＲ３の出力に加えられてい
る。出力Ｒ３は２つの標本化期間を有して時間ｔ0 の後
の時間ｔ3 で標本値を与えている。
の構成の動作を示しており、１つの標本化期間の遅延時
間が入っている。図３Ａの構成の動作を示している図５
Ａでは、信号Ｓの標本値が各伝送に１つの標本化期間の
遅延時間を有してＲ１からＲ３の出力に加えられてい
る。出力Ｒ３は２つの標本化期間を有して時間ｔ0 の後
の時間ｔ3 で標本値を与えている。
【００３８】図３Ｂの構成の動作を示している図５Ｂで
は、図４Ｂの場合と同じ問題が生ずるが、１つの標本化
期間の遅延時間を有している。この結果、伝送された標
本値は図５Ａの場合のように時間ｔ3 で出力Ｒ３にあ
る。このように、ユニットの接続の順序とは無関係に信
号が同じ遅延時間を有して伝送される。
は、図４Ｂの場合と同じ問題が生ずるが、１つの標本化
期間の遅延時間を有している。この結果、伝送された標
本値は図５Ａの場合のように時間ｔ3 で出力Ｒ３にあ
る。このように、ユニットの接続の順序とは無関係に信
号が同じ遅延時間を有して伝送される。
【００３９】図６Ａと図６Ｂは構造のプログラムの例
と、５４から６２のメモリの当該内容を図示している。
アドレス０１ｈでメモリ５４に記憶される信号Ｒｘは０
から１のフィルタとパワー推定器１に接続されている。
メモリ５６で、フィルタ０と１およびパワー推定器１に
関係する位置にはアドレス０１ｈが含まれている。アド
レス１０ｈでメモリ５４に記憶されるフィルタ０の出力
信号はパワー推定器０に接続されている；アドレス１０
ｈはパワー推定器０に関係する位置でメモリ５６内に記
憶されている。アドレス１１ｈに記憶されているフィル
タ１の出力信号はフィルタ２に接続されている；アドレ
ス１１ｈはフィルタ２に関係する位置でメモリ５６に記
憶されている。アドレス１２ｈに記憶されているフィル
タ２の出力信号はパワー推定器２に接続されている；パ
ワー推定器２に関係するメモリ５６の位置にはアドレス
１２ｈが含まれている。
と、５４から６２のメモリの当該内容を図示している。
アドレス０１ｈでメモリ５４に記憶される信号Ｒｘは０
から１のフィルタとパワー推定器１に接続されている。
メモリ５６で、フィルタ０と１およびパワー推定器１に
関係する位置にはアドレス０１ｈが含まれている。アド
レス１０ｈでメモリ５４に記憶されるフィルタ０の出力
信号はパワー推定器０に接続されている；アドレス１０
ｈはパワー推定器０に関係する位置でメモリ５６内に記
憶されている。アドレス１１ｈに記憶されているフィル
タ１の出力信号はフィルタ２に接続されている；アドレ
ス１１ｈはフィルタ２に関係する位置でメモリ５６に記
憶されている。アドレス１２ｈに記憶されているフィル
タ２の出力信号はパワー推定器２に接続されている；パ
ワー推定器２に関係するメモリ５６の位置にはアドレス
１２ｈが含まれている。
【００４０】アドレス２０ｈと２１ｈでメモリ５４に記
憶されているパワー推定器０と１の出力信号はそれぞれ
比較器０と１の一番目の入力（＋）に接続され、アドレ
ス３０ｈと３１ｈでメモリ５４に記憶されている閾値Ｖ
Ｔ０とＶＴ１はそれぞれ比較器０と１の二番目の入力
（−）に加えられている；メモリ５８は比較器０と１の
一番目の入力に関係のある位置でアドレス２０ｈと２１
ｈを記憶しており、比較器０と１の二番目の入力の位置
に関係のある位置でアドレス３０ｈと３１ｈを記憶して
いる。パワー推定器２と１の出力信号はそれぞれ比較器
２の２つの入力に加えられている。アドレス２２ｈと２
１ｈは比較器２の入力に関係のある位置でメモリ５８に
記憶されている。
憶されているパワー推定器０と１の出力信号はそれぞれ
比較器０と１の一番目の入力（＋）に接続され、アドレ
ス３０ｈと３１ｈでメモリ５４に記憶されている閾値Ｖ
Ｔ０とＶＴ１はそれぞれ比較器０と１の二番目の入力
（−）に加えられている；メモリ５８は比較器０と１の
一番目の入力に関係のある位置でアドレス２０ｈと２１
ｈを記憶しており、比較器０と１の二番目の入力の位置
に関係のある位置でアドレス３０ｈと３１ｈを記憶して
いる。パワー推定器２と１の出力信号はそれぞれ比較器
２の２つの入力に加えられている。アドレス２２ｈと２
１ｈは比較器２の入力に関係のある位置でメモリ５８に
記憶されている。
【００４１】図６Ｂでは、入力メモリ６０と６２の位置
はプログラム用メモリ５６と５８の位置と同じ順序でユ
ニットと関係している。処理される信号Ｒｘの各標本化
の点で、プログラム用メモリ５６と５８に記憶されたア
ドレスは連続して読み出され、メモリ５４の該アドレス
に含まれた値は入力メモリ６０および６２と同じ順序で
書き込まれる。例えば、メモリ５４のアドレス０１ｈに
記憶された値Ｒｘはフィルタ０と１およびパワー推定器
１に関係する位置でメモリ６０の中に転送される。
はプログラム用メモリ５６と５８の位置と同じ順序でユ
ニットと関係している。処理される信号Ｒｘの各標本化
の点で、プログラム用メモリ５６と５８に記憶されたア
ドレスは連続して読み出され、メモリ５４の該アドレス
に含まれた値は入力メモリ６０および６２と同じ順序で
書き込まれる。例えば、メモリ５４のアドレス０１ｈに
記憶された値Ｒｘはフィルタ０と１およびパワー推定器
１に関係する位置でメモリ６０の中に転送される。
【００４２】図７Ａと図７Ｂはそれぞれフィルタユニッ
トとパワー推定ユニットを示している。
トとパワー推定ユニットを示している。
【００４３】図７Ａのフィルタユニットは直列に接続さ
れた７０および７１の二つの遅延素子Ｚ-1を含む二次の
フィルタである。ユニット７０は７３の係数２の乗算器
を通して加算器７２の出力を受けている。加算器７２の
一番目の入力はプログラム可能な係数ＣＯを乗算する乗
算器７４を通してフィルタの入力信号を受けている。加
算器７２の二番目の入力は加算器７５の出力を受けてい
る。加算器７５は一番目の入力でプログラム可能な係数
Ｃ４を乗算する乗算器７６を通して遅延素子７１の出力
を受けており、二番目の入力でプログラム可能な係数Ｃ
５を乗算する乗算器７８を通して遅延素子７０の出力を
受けている。遅延素子７０と７１の出力はそれぞれプロ
グラム可能な係数Ｃ２を乗算する乗算器８０と、プログ
ラム可能な係数Ｃ１を乗算する乗算器８１を通して加算
器７９の入力に加えられている。加算器７９の出力は加
算器８２の一番目の入力に加えられており、該加算器８
２は二番目の入力でプログラム可能な係数Ｃ３を乗算す
る乗算器８３を通して加算器７２の出力を受けている。
フィルタの出力は加算器８２の出力により形成される。
加算器８２の出力に接続されている遅延素子８４は本発
明により生ずる遅延時間に対応しており図３Ａから図４
Ｂに関連して述べた欠点が避けられる。
れた７０および７１の二つの遅延素子Ｚ-1を含む二次の
フィルタである。ユニット７０は７３の係数２の乗算器
を通して加算器７２の出力を受けている。加算器７２の
一番目の入力はプログラム可能な係数ＣＯを乗算する乗
算器７４を通してフィルタの入力信号を受けている。加
算器７２の二番目の入力は加算器７５の出力を受けてい
る。加算器７５は一番目の入力でプログラム可能な係数
Ｃ４を乗算する乗算器７６を通して遅延素子７１の出力
を受けており、二番目の入力でプログラム可能な係数Ｃ
５を乗算する乗算器７８を通して遅延素子７０の出力を
受けている。遅延素子７０と７１の出力はそれぞれプロ
グラム可能な係数Ｃ２を乗算する乗算器８０と、プログ
ラム可能な係数Ｃ１を乗算する乗算器８１を通して加算
器７９の入力に加えられている。加算器７９の出力は加
算器８２の一番目の入力に加えられており、該加算器８
２は二番目の入力でプログラム可能な係数Ｃ３を乗算す
る乗算器８３を通して加算器７２の出力を受けている。
フィルタの出力は加算器８２の出力により形成される。
加算器８２の出力に接続されている遅延素子８４は本発
明により生ずる遅延時間に対応しており図３Ａから図４
Ｂに関連して述べた欠点が避けられる。
【００４４】図７Ｂに示すパワー推定ユニットはユニッ
トの入力を受ける絶対値８６を計算する素子を含んでい
る。減算器８７はユニット８６の出力と遅延素子８８の
間の差を与えている。この差はプログラム可能な係数Ｐ
１を乗算する乗算器９０を通して加算器８９に加えられ
ている。加算器８９の出力はユニットの出力となり、遅
延ユニット８８を通し加算器８９の二番目の入力に帰還
されている。遅延ユニット９１はユニットの出力に置か
れ、前述の欠点を避ける遅延時間が得られる。
トの入力を受ける絶対値８６を計算する素子を含んでい
る。減算器８７はユニット８６の出力と遅延素子８８の
間の差を与えている。この差はプログラム可能な係数Ｐ
１を乗算する乗算器９０を通して加算器８９に加えられ
ている。加算器８９の出力はユニットの出力となり、遅
延ユニット８８を通し加算器８９の二番目の入力に帰還
されている。遅延ユニット９１はユニットの出力に置か
れ、前述の欠点を避ける遅延時間が得られる。
【００４５】本発明は電話信号に関して記載したが、あ
らゆるタイプの信号の特徴を検出することに適用でき
る。
らゆるタイプの信号の特徴を検出することに適用でき
る。
【００４６】本発明では特別な一つの実施態様を記載し
たが、当業者は種々の入れ替え、変更および改善を容易
に行なうことができる。このような入れ替え、変更およ
び改善は本開示の一部であり、本発明の内容および範囲
の中にある。従って前述の記載は一例であり、これによ
り制限されない。
たが、当業者は種々の入れ替え、変更および改善を容易
に行なうことができる。このような入れ替え、変更およ
び改善は本開示の一部であり、本発明の内容および範囲
の中にある。従って前述の記載は一例であり、これによ
り制限されない。
【図１】本発明によるプログラム可能な構造に使用され
る多数の処理ユニットの例である。
る多数の処理ユニットの例である。
【図２】本発明によるプログラム可能な構造の実施態様
の概要図である。
の概要図である。
【図３Ａ】三つの処理ユニットの相互接続の例である。
【図３Ｂ】三つの処理ユニットの相互接続の他の例であ
る。
る。
【図４Ａ】図３Ａに示す相互接続に対する幾つかの信号
の変化を図示しており、図３Ａのユニットの動作が系列
的に行なわれる時生ずる問題を表している。
の変化を図示しており、図３Ａのユニットの動作が系列
的に行なわれる時生ずる問題を表している。
【図４Ｂ】図３Ｂに示す相互接続に対する幾つかの信号
の変化を図示しており、図３Ｂのユニットの動作が系列
的に行なわれる時生ずる問題を表している。
の変化を図示しており、図３Ｂのユニットの動作が系列
的に行なわれる時生ずる問題を表している。
【図５Ａ】１つの期間の遅延時間が本発明の実施態様に
従い導入された時、図４Ａの問題を解決する図３Ａの構
成の幾つかの信号の動作を表している。
従い導入された時、図４Ａの問題を解決する図３Ａの構
成の幾つかの信号の動作を表している。
【図５Ｂ】１つの期間の遅延時間が本発明の実施態様に
従い導入された時、図４Ｂの問題を解決する図３Ｂの構
成の幾つかの信号の動作を表している。
従い導入された時、図４Ｂの問題を解決する図３Ｂの構
成の幾つかの信号の動作を表している。
【図６Ａ】本発明による構造の処理ユニットの相互接続
の例である。
の例である。
【図６Ｂ】図６Ａの例の場合における図２の構造のメモ
リ領域の内容である。
リ領域の内容である。
【図７Ａ】処理ユニットの詳細な例である。
【図７Ｂ】処理ユニットの詳細な例である。
１０ 一組のプログラム可能なフィルタ ２０ 一組のパワー推定ユニット ３０ 閾値を越える一組のユニット ３２ 一組の比較器 ３４ ラッチ ３６ 例えば信号Ｒｘの標本化周波数で更新されるレジ
スタであるユニット ３８ 例えば恒久的に接地される一組のビットで構成さ
れるユニット ５０ フィルタおよびパワー推定器のグループ ５２ 比較器のグループ ５４ 信号用メモリ ５６、５８ プログラム用メモリ ６０、６２ 入力メモリ ６４ 制御回路 ７０、７１ 遅延素子 ７２、７５ 加算器 ７３ 係数２ ７４、７６、７８ 乗算器 ７９、８２、８９ 加算器 ８０、８１、８３、９０ 乗算器 ８４、８８ 遅延素子 ８６ 絶対値 ８７ 減算器 ９１ 遅延ユニット
スタであるユニット ３８ 例えば恒久的に接地される一組のビットで構成さ
れるユニット ５０ フィルタおよびパワー推定器のグループ ５２ 比較器のグループ ５４ 信号用メモリ ５６、５８ プログラム用メモリ ６０、６２ 入力メモリ ６４ 制御回路 ７０、７１ 遅延素子 ７２、７５ 加算器 ７３ 係数２ ７４、７６、７８ 乗算器 ７９、８２、８９ 加算器 ８０、８１、８３、９０ 乗算器 ８４、８８ 遅延素子 ８６ 絶対値 ８７ 減算器 ９１ 遅延ユニット
Claims (6)
- 【請求項１】 使用者が自由にプログラムできるように
相互に接続された一組の処理ユニット（５０、５２）
と、 入力信号の標本化周波数で更新され、処理ユニッ
トの出力信号と入力信号の値を関係するアドレスに記憶
する信号用メモリ（５４）と、 処理ユニットの入力に関係した位置で、使用者が前記入
力に接続を希望する信号に関係する信号メモリアドレス
を記憶するプログラム用メモリ（５６、５８）と、 プログラム用メモリ内に記憶されたアドレスを読み出
し、該アドレスで信号用メモリ内の値を読み出し、これ
らの読み出した値をプログラム用メモリ内の位置に対応
した順序で処理ユニットの入力に与える制御装置（６
４）と、を含み、標本化周波数で与えられる値を有する
デジタル入力信号（Ｒｘ）内の識別信号を検出する回
路。 - 【請求項２】 読み出した値が処理ユニットの入力とそ
れぞれ関係のある位置で記憶される入力メモリ（６０、
６２）を含む、請求項１の検出回路。 - 【請求項３】 一番目のプログラム用メモリ（５６）と
二番目のプログラム用メモリがそれぞれ関係する一番目
の処理ユニット（５０）と二番目の処理ユニット（５
２）を処理ユニットが含み、制御装置（６４）が異なる
周波数で一番目と二番目のプログラム用メモリ内に記憶
されたアドレスを読み出し、信号用メモリ（５４）の中
の前記のアドレスの値を読み出し、前記の読み出した値
を一番目と二番目のプログラム用メモリの位置に対応し
た順序で一番目の処理ユニット（５０）と二番目の処理
ユニット（５２）の入力に与えるために与えられている
請求項１の検出回路。 - 【請求項４】 一番目の処理ユニット（５０）と二番目
の処理ユニット（５２）にそれぞれ関係する一番目（６
０）および二番目（６２）の入力メモリを含み、読み出
された値が一番目の処理ユニットと二番目の処理ユニッ
トの入力にそれぞれ関係する位置で前記メモリ内に記憶
される請求項３の検出回路。 - 【請求項５】 一番目の処理ユニット（５０）がプログ
ラム可能なフィルタ（１０）と、整流および積分ユニッ
ト（２０）を含み、二番目の処理ユニット（５２）が比
較器を含み、信号用メモリが使用者により比較のため選
択される閾値（ＶＴ）を更に記憶する請求項３の検出回
路。 - 【請求項６】 処理ユニットの動作がプログラム可能な
ユニットにより実行され連続的に動作が行なわれる請求
項１の検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR94/06724 | 1994-05-27 | ||
| FR9406724A FR2720577B1 (fr) | 1994-05-27 | 1994-05-27 | Circuit de détection de tonalité téléphonique. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851487A true JPH0851487A (ja) | 1996-02-20 |
Family
ID=9463781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149798A Pending JPH0851487A (ja) | 1994-05-27 | 1995-05-25 | 電話信号音検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5659606A (ja) |
| EP (1) | EP0689366B1 (ja) |
| JP (1) | JPH0851487A (ja) |
| DE (1) | DE69528317D1 (ja) |
| FR (1) | FR2720577B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802112A (en) * | 1996-01-16 | 1998-09-01 | Transcendat Inc. | Multi-level, multi-frequency interference pattern analog waveform encoding of digital data for transmission |
| JPH11502999A (ja) * | 1996-01-26 | 1999-03-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | トーン検出を改善した伝送システム |
| US6038262A (en) * | 1998-06-09 | 2000-03-14 | Transcendata, Inc. | Method and apparatus for compensation of electro-magnetic distortion using weighted feedback delay for amplitude coded sinusoidal waveform generation and transmission |
| US6937717B2 (en) * | 2001-03-29 | 2005-08-30 | Agere Systems Inc. | Low power signal detection |
| US20030081756A1 (en) * | 2001-10-23 | 2003-05-01 | Chan Norman C. | Multi-detector call classifier |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4635250A (en) * | 1984-04-13 | 1987-01-06 | International Business Machines Corporation | Full-duplex one-sided cross-point switch |
| US4626629A (en) * | 1984-12-14 | 1986-12-02 | Gte Communication Systems Corporation | Digital multifrequency signal receiver |
| US4718057A (en) * | 1985-08-30 | 1988-01-05 | Advanced Micro Devices, Inc. | Streamlined digital signal processor |
| US4709344A (en) * | 1985-10-02 | 1987-11-24 | Motorola, Inc. | Programmable multifrequency digital tone receiver |
| US4908825A (en) * | 1988-04-08 | 1990-03-13 | Northern Telecom Limited | Memory organization and output sequencer for a signal processor |
| US5072217A (en) * | 1989-10-31 | 1991-12-10 | International Business Machines Corporation | One-sided crosspoint switch with distributed control |
| US5113431A (en) * | 1989-10-31 | 1992-05-12 | At&T Bell Laboratories | Distributed control teleconferencing voice bridge |
| JP2701513B2 (ja) * | 1990-03-29 | 1998-01-21 | 日本電気株式会社 | 回線切替制御方式 |
| US5325425A (en) * | 1990-04-24 | 1994-06-28 | The Telephone Connection | Method for monitoring telephone call progress |
| DE4017027A1 (de) * | 1990-05-26 | 1991-11-28 | Philips Patentverwaltung | Vermittlungssystem mit einer konferenzeinrichtung |
| US5420860A (en) * | 1990-06-18 | 1995-05-30 | Intelect, Inc. | Volume control for digital communication system |
| JPH04123621A (ja) * | 1990-09-14 | 1992-04-23 | Nippon Telegr & Teleph Corp <Ntt> | 反響消去装置 |
| GB2255472B (en) * | 1991-04-30 | 1995-05-10 | Rockwell International Corp | Telecommunication data analysis and transmission |
| US5255264A (en) * | 1991-09-26 | 1993-10-19 | Ipc Information Systems, Inc. | Distributed control switching network for multi-line telephone communications |
| FI89659C (fi) * | 1991-11-04 | 1993-10-25 | Nokia Telecommunications Oy | Foerfarande foer identifiering av en spaerrsignal hos en ekoslaeckare |
| JP3069419B2 (ja) * | 1991-11-27 | 2000-07-24 | ローム株式会社 | クロスポイントミキサ及びこれを備える電話機 |
| US5325427A (en) * | 1992-03-23 | 1994-06-28 | At&T Bell Laboratories | Apparatus and robust method for detecting tones |
| US5353342A (en) * | 1992-12-08 | 1994-10-04 | Bell Communications Research, Inc. | Adaptive multitone signaling method |
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| US5363443A (en) * | 1993-12-08 | 1994-11-08 | At&T Bell Laboratories | Differing frequency sine wave generation from a look-up table |
| US5416836A (en) * | 1993-12-17 | 1995-05-16 | At&T Corp. | Disconnect signalling detection arrangement |
| US5533112A (en) * | 1994-03-31 | 1996-07-02 | Intel Corporation | Volume control in digital teleconferencing |
-
1994
- 1994-05-27 FR FR9406724A patent/FR2720577B1/fr not_active Expired - Fee Related
-
1995
- 1995-05-23 EP EP95410049A patent/EP0689366B1/fr not_active Expired - Lifetime
- 1995-05-23 DE DE69528317T patent/DE69528317D1/de not_active Expired - Lifetime
- 1995-05-24 US US08/449,120 patent/US5659606A/en not_active Expired - Lifetime
- 1995-05-25 JP JP7149798A patent/JPH0851487A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0689366B1 (fr) | 2002-09-25 |
| FR2720577A1 (fr) | 1995-12-01 |
| FR2720577B1 (fr) | 1996-08-14 |
| DE69528317D1 (de) | 2002-10-31 |
| EP0689366A1 (fr) | 1995-12-27 |
| US5659606A (en) | 1997-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |