JPH0851553A - テレビ装置の同期処理装置 - Google Patents

Abstract

(57)【要約】 【目的】標準および非標準信号入力時にも、バ−ストロ
ッククロックを用いた信号処理によって高画質な再生画
像を得る。 【構成】ディジタルＰＬＬ２６はバ−ストロッククロッ
クを生成する。水平同期椅子検出回路３１は、バ−スト
ロッククロックを基準に水平同期の位相変動を検出す
る。フィルタ係数制御回路３２は、水平同期の位相変動
量に応じて、信号処理回路１８の処理に用いるフィルタ
係数を変化させる。信号処理回路１８は、フィィルタ係
数に応じた処理をバ−ストロッククロックに同期して行
い映像信号を処理する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テレビ受信機におい
て、テレビジョン信号に同期した同期クロックを生成す
る同期処理回路に関し、特に、同期処理回路においてテ
レビジョン信号の水平同期信号の時間軸変動を精度良く
検出する技術に関するものである。

【０００２】

【従来の技術】従来、テレビジョン信号をデジタル化し
て処理するディジタルテレビジョン受信機（以下、「デ
ィジタルテレビ」と略記する）においてテレビジョン信
号処理用の、テレビジョン信号に同期した同期クロック
を発生するクロック生成回路は、一般的に特開平２−２
５３７８０号公報記載のようなアナログ型のＰＬＬによ
って構成されていた。

【０００３】図１０に、このようなＰＬＬの構成を示
す。

【０００４】図中、１は基準同期信号入力端子、２は位
相比較器、３はローパスフィルタ、４は電圧制御発振器
（ＶＣＯ）、５は水晶振動子、６は分周器、７はクロッ
ク出力端子である。

【０００５】位相比較器３では入力基準信号ｒと分周器
６からの比較信号ｃの位相比較を行なう。位相比較器の
出力はローパスフィルタ３を経て電圧制御発振器４に印
加される。水晶振動子５は発振器４に発振信号を供給す
る。電圧制御発振器４は、ローパスフィルタ３の出力に
よって制御され、発振器４よりの発振信号を用いて入力
基準信号ｒに同期したクロックｃｋを端子７に出力す
る。

【０００６】さて、ディジタルテレビでは高画質再生の
ための信号処理用の同期クロックとしては、テレビジョ
ン信号に含まれるカラーバーストにロックしたバースト
ロッククロック、テレビジョン信号に含まれる水平同期
信号にロックした、バーストロッククロックと同周波数
のクロックであるラインロッククロックの２種類のシス
テムクロックを用いることが考えられている。すなわち
ち、標準テレビジョン放送方式による放送波のような標
準信号を処理する場合はバーストロッククロックを用
い、標準テレビジョン放送方式に対して厳密には規格を
守っていないＶＴＲ等の再生信号のような非標準信号を
処理する場合はラインロッククロックを用いることが考
えられている。

【０００７】また、図１０に示したアナログ型のＰＬＬ
を用いて、このような映像信号処理を行なう映像信号処
理装置の構成としては図１１に示す構成が考えられる。

【０００８】図中、８は映像信号入力端子、９はクロッ
ク生成回路であり図１０に示したアナログ型のＰＬＬに
より構成される。また、１０は同期信号発生回路、１１
は信号処理回路、１２は同期再生信号出力端子、１３は
映像信号出力端子である。

【０００９】クロック生成回路９においては、映像信号
入力端子８より標準信号が入力する場合にはバースト信
号に同期したバーストロッククロックを、映像信号入力
端子８より非標準信号が入力する場合には水平同期信号
に同期したラインロッククロックを生成する。

【００１０】次に、同期信号発生回路１０では回路９か
らのバーストロッククロックあるいはラインロッククロ
ックを基に同期信号を発生する。

【００１１】信号処理回路１１は前記クロック生成回路
９の出力するバ−ストロッククロックあるいはラインロ
ッククロックを入力し、高画質化のための映像信号処理
を施す。

【００１２】

【発明が解決しようとする課題】図１１に示した映像処
理装置によれば、次のような問題がある。

【００１３】まず、バーストロッククロックとラインロ
ッククロックを切り替えるための各種回路や、クロック
の切り替えに応じて、テレビジョン信号の映像部分をデ
ジタル化したデータの位相を、使用するクロックに合わ
せるための位相変換回路等が必要となる。

【００１４】また、バ−ストロッククロックを非標準信
号を入力する場合にも使用すると、水平同期の位相の変
動がクロックに反映されないために、このクロックを用
いた信号処理によっては充分な画質改善の効果は期待で
きなくなる。

【００１５】一方、ラインロッククロックは、非標準信
号に対しても同期できるように、用いる発振器のＱの値
が低くおさえる必要があるので、その精度、安定度等は
低い。そして、そのために、このクロックを用いた信号
処理によっては、充分な画質改善の効果は期待できな
い。

【００１６】そこで、本発明は、標準および非標準のい
ずれの信号を入力する場合にも高安定なバ−ストロック
クロックを生成すると共に、信号処理に資するために水
平同期の位相変動を精度よく検出することができる同期
処理回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】前記目的達成のために、
本発明は、入力するテレビジョン信号をデジタル変換す
るＡ／Ｄ変換器と、デジタル変換したテレビジョン信号
に含まれるバースト信号成分を分離し抽出する手段と、
デジタル変換したテレビジョン信号に含まれる水平同期
信号成分を分離し抽出する手段と、抽出したバースト信
号成分が示すバースト信号にロックしたバ−ストロック
クロックをディジタル的に生成するデジタルＰＬＬ回路
と、抽出した水平同期信号成分が示す水平同期信号の位
相の変動を、前記バ−ストロッククロックを基準として
求める水平同期変動検出手段とを有することを特徴とす
るテレビジョン装置の同期処理回路を提供する。

【００１８】また、この同期処理回路と、デジタル変換
したテレビジョン信号に、ライン補間処理を、所定のフ
ィルタ係数を用いて施すライン補間フィルタと、前記同
期処理回路の水平同期変動検出手段が検出した水平同期
信号の位相の変動量に応じて、前記ライン補間フィルタ
が用いるフィルタ係数を、水平同期信号の位相の変動の
影響が前記ライン補間処理によって補正されるように変
化させるフィルタ係数制御手段とを有することを特徴と
するテレビジョン信号処理回路を提供する。

【００１９】

【作用】本発明に係るテレビジョン装置の同期処理回路
によれば、Ａ／Ｄ変換器がデジタル変換したテレビジョ
ン信号に基づいて、デジタルＰＬＬがバ−ストロックク
ロックを生成する。また、水平同期変動検出手段が、こ
のバ−ストロッッククロックを基準として、水平同期信
号の位相の変動を求める。

【００２０】このようにして求められた水平同期信号の
位相の変動は、たとえば、前述した本発明に係るテレビ
ジョン信号処理回路において、前記ライン補間フィルタ
が用いるフィルタ係数を、水平同期信号の位相の変動の
影響が前記ライン補間処理によって補正されるように変
化させるために用いることができる。

【００２１】

【実施例】以下、本発明の実施例について説明する。

【００２２】まず、図１に、本実施例に係る映像信号処
理装置の構成を示す。

【００２３】図中、１４は映像信号入力端子、１５はＡ
／Ｄ変換器、１６はＹ／Ｃ分離回路、１７は色復調回
路、１８は信号処理回路、１９は出力処理回路、２０は
Ｄ／Ａ変換器、２１、２２、２３は映像信号出力端子、
２４はバースト信号抽出回路、２５は同期信号分離回
路、２６はディジタルクロック生成回路、３１は水平同
期位相変動検出回路、３２はフィルタ係数制御回路、３
３は同期信号再生回路、３４、３５は同期信号出力端子
である。

【００２４】また、ディジタルクロック生成回路２６
は、位相比較器２７、ローパスフィルタ２８、ディジタ
ルＶＣＯ（電圧制御発振器）２９、分周器３０から構成
される。

【００２５】次に、本実施例に係るディジタル映像信号
処理装置の動作を説明する。

【００２６】映像信号入力端子１４より入力された映像
信号は、Ａ／Ｄ変換器１５によりディジタル信号に変換
され、バースト信号抽出回路２４、同期信号分離回路２
５、Ｙ／Ｃ分離回路１６にそれぞれ入力する。

【００２７】Ｙ／Ｃ分離回路１６は、たとえばフレーム
くし形フィルタ等を用いて３次元的にフィルタ処理を行
ない、輝度（Ｙ）信号と色（Ｃ）信号に分離して出力す
る。色復調回路１７ではＣ信号を復調し、Ｉ信号とＱ信
号に分離出力する。次の信号処理回路１８では、受像機
が順次走査方式の場合などに行なう走査線補間処理やワ
イドアスペクトの変換を行うワイド変処理等の、走査線
数を変換する処理をライン補間によって行なう。ライン
補間は、後述するようにライン補間ディジタルフィルタ
によって実現される。このライン補間ディジタルフィル
タの、フィルタの係数は、フィルタ係数制御回路３２の
出力する制御信号ｃｔによって制御される。信号処理回
路１８の詳細については後述する。

【００２８】出力処理回路１９は、信号処理回路１８の
処理した輝度信号や色信号のレベル調整、色信号のマト
リクス変換処理やコンポジット映像信号作成処理等を行
なう。Ｄ／Ａ変換器２０は、出力処理回路１９の出力
を、アナログ信号に変換した映像信号を、たとえば、
Ｒ、Ｇ、Ｂ信号として端子２１、２２、２３より出力す
る。

【００２９】なお、Ａ／Ｄ変換器１５、Ｄ／Ａ変換器２
０のサンプリングクロックや、Ｙ／Ｃ分離回路１６、色
復調回路１７、信号処理回路１８、出力処理回路１９の
システムクロックとしては、ディジタルクロック生成回
路２６から出力するクロックＣＫ１を供給する。このク
ロックの周波数は通常映像信号のサブキャリア周波数ｆ
ｓｃの４倍または８倍の周波数（４ｆｓｃ／８ｆｓｃ）
である。

【００３０】一方、バースト信号抽出回路２４では３．
５８ＭＨｚのバンドパスフィルタ等を用いて、ディジタ
ル的に映像信号に含まれるバースト信号Ｂを抜き出し、
クロック生成回路２６に入力する。バースト信号抽出回
路２４は、デジタルＦＩＲフィルタで実現することがで
きる。

【００３１】また、同期信号分離回路２５は映像信号に
含まれる水平同期信号成分Ｈと垂直同期信号成分Ｖをデ
ィジタル的に分離抽出し、水平同期位相変動検出回路３
１と同期信号再生回路３３に供給する。同期信号分離回
路２５は、水平同期信号と垂直同期信号の信号レベルを
検出するデジタルコンパレ−タを用いて実現することが
できる。

【００３２】ディジタルクロック生成回路２６では、入
力した前記バースト信号Ｂをもとに、バースト信号に同
期したバーストロッククロックＣＫ１を発生する。詳細
な動作は後述する。

【００３３】一方、水平同期位相変動検出回路３１で
は、同期分離回路２５からの水平同期信号成分Ｈとクロ
ック生成回路２６からのクロックＣＫ１に基づいて、水
平同期信号の時間軸変動を表わすデータ信号ｈｉを出力
する。信号ｈｉはフィルタ係数制御回路３２に供給さ
れ、信号処理回路１８で用いられるライン補間フィルタ
の係数を適応的に制御する信号ｃｔを生成する。

【００３４】同期信号再生回路３３は、前記同期分離回
路２５からの水平同期信号成分Ｈと垂直同期信号成分Ｖ
とおよびクロックＣＫ１に基づき、水平駆動パルスＨＤ
及び垂直駆動パルスＶＤを生成し、端子３４、４５にそ
れぞれ出力する。

【００３５】なお、同記分離回路２５、バ−スト抽出回
路２４、フィルタ計数制御回路３２のシステムクロック
としても、ディジタルクロック生成回路２６から出力す
るクロックＣＫ１を供給する。

【００３６】次に、ディジタルクロック生成回路２６に
おける、バーストロッククロックＣＫ１の生成動作の詳
細について説明する。

【００３７】位相比較器２７では、前記バースト信号Ｂ
と後述の分周器３０からの信号の位相が比較され、その
位相差に応じて位相誤差信号ｅｂを出力する。位相比較
器２７は、前記バースト信号Ｂと後述の分周器３０から
の信号の排他的論理和をとる排他的論理和回路で実現す
ることができる。

【００３８】位相差信号ｅｂはディジタル型のローパス
フィルタ２８でフィルタリングされて後、位相誤差信号
ｅｉとしてディジタルＶＣＯ２９に入力する。ローパス
フィルタ２８は、ＩＩＲフィルタで実現することができ
る。

【００３９】ディジタルＶＣＯ２９では信号ｅｉの大き
さに応じて周波数／位相が制御されたシステムクロック
ＣＫ１を出力する。システムクロックＣＫ１の周波数
は、前述したように通常、サブキャリア周波数の８倍も
しくは４倍とする。ディジタルＶＣＯ２９の詳細につい
ては後述する。

【００４０】次にクロックＣＫ１は分周器３０に入力
し、分周器３０ではクロックＣＫ１をバースト信号と同
周波数（ｆｓｃ）に分周する。この分周信号は位相比較
器２７に一方の比較信号として入力する。

【００４１】以上の位相比較器２７、ローパスフィルタ
２８、ディジタルＶＣＯ２９、分周器３０からなるクロ
ック生成回路２６はディジタルＰＬＬを構成している。

【００４２】次に、ディジタルクロック生成回路２６に
おけるディジタルＶＣＯ２９の詳細について説明する。

【００４３】図２に、ディジタルＶＣＯ２９の構成を示
す。

【００４４】図２において、３６は前記加算器２９から
の位相誤差信号ｅｉの入力端子、３７は基準位相／周波
数設定データＥ入力端子、３８は加算器（あるいは減算
器）、３９はレジスタ、４０は水晶発振子、４１は加算
器、４２はラッチ回路、４３は位相−振幅データ変換
器、４４は矩形波形成回路、４５はシステムクロックＣ
Ｋ１の出力端子である。

【００４５】次に動作を説明する。加算器３８では、端
子３６からの入力位相誤差信号ｅｉから端子３７からの
基準周波数／位相信号Ｅを減算し、その出力信号ｅｏを
レジスタ３９に入力する。基準周波数／位相信号Ｅは、
フリ−ランの状態、すなわち、入力位相誤差信号ｅｉが
入力していない状態で所望周波数のクロックｃｋが得ら
れるようなディジタルデータを与える。

【００４６】レジスタ３９は、水晶発振器４０の出力す
るマスタークロックＭＫに同期して、入力位相データ信
号ｅｏを取り込み、位相インクリメント値信号ｐｉとし
て出力する。信号ｐｉは加算器４１にて、ラッチ回路４
２からの出力信号と加算され、加算された位相累積デー
タｐａは再び前記ラッチ回路４２に入力される。このラ
ッチ動作はマスタークロックＭＫに同期して行なう。

【００４７】したがって加算器４１とラッチ回路４２は
位相データアキュムレータとして動作し、前記レジスタ
３９からの位相インクリメント値ｐｉを、前に出力した
値に次々に加算していく。

【００４８】ラッチ回路４２からの位相累積データｐａ
は、前記位相−振幅データ変換器４３にも入力する。デ
ータ変換器４３では入力位相累積データｐａをもとに、
各々の位相に対応した振幅を順次出力することにより、
所定周波数（サブキャリア周波数の８倍または４倍）の
正弦波振幅値信号ｐｍを生成し、出力する。データ変換
器４３は、たとえば、位相累積データｐａを入力アドレ
スとし、位相累積データｐａに対応した振幅値をデータ
として記憶したＲＯＭ（Ｒead Ｏnly Ｍemory）で構成
する。

【００４９】データ変換器４３の振幅出力信号ｐｍは矩
形波形成回路４４で矩形波に整形され、前述のシステム
クロックＣＫ１として、端子４５に出力される。

【００５０】図３は、図２に示したディジタルＶＣＯ２
９のクロック発生過程の動作を説明するための図であ
る。

【００５１】図２におけるレジスタ３９の出力する位相
インクリメント値をΔφとし、Δφｍを取り得る最大位
相インクリメント値（３６０度）、ｆｍをマスタークロ
ックＭＫの周波数とすると、図２に示した構成によって
出力される周波数ｆｏはｆｏ＝Δφ／Δφｍ×ｆｍ と
なる。

【００５２】ここで発生させたいクロック周波数をサブ
キャリア周波数の８倍のｆｏ＝３．５８ＭＨｚ×８＝２
８．６４ＭＨｚ、使用するマスタークロックをｆｍ＝１
２０ＭＨｚとすると、この時両クロックの関係は、図３
に示すようマスタークロックが発生クロックの１周期を
１／４．１９に分割する。

【００５３】したがって、上述の位相インクリメント値
Δφに対応する単位位相角は３６０°／４．１９＝８
５．９°となる。そこで、基準周波数／位相信号Ｅとし
て、８５．９°を与えれば、入力位相誤差信号ｅｉが値
０ときは、レジスタ４０から出力する位相インクリメン
ト値に対応する位相角８５．９°ずつをマスタークロッ
ク周期で加算していく。すなわち、図に示すように、初
期状態を０＝０°とすると、マスタークロックを入力す
る毎に、＝８５．９°→＝１７１．８°→＝２５
７．７°→＝３４３．６°→０＝６９．５°のように
推移していく。

【００５４】したがって、１周期ごとに位相はずれる
が、図３に示すように各位相の推移に対応した振幅値を
出力すれば、所望の周波数ｆｏのクロックが得られる。
入力位相誤差信号ｅｉが値０でない場合には、その値に
応じて加算値が変化し、結果、バ−スト信号Ｂに同期し
たクロックが得られる。

【００５５】次に、水平同期位相変動検出回路３１（図
１参照）の構成を図４に示す。

【００５６】図中、８５は水平同期信号Ｈの入力端子、
８６は位相比較器、８７は分周器、８８はクロック生成
回路２６からのクロックＣＫ１の入力端子、８９はディ
ジタル型のローパスフィルタ、９０は水平位相変動信号
ｈｉの出力端子である。

【００５７】次に、この水平同期位相変動検出回路３１
の動作を説明する。

【００５８】分周器８７では高安定なバーストロックク
ロックＣＫ１を水平同期信号と同周波数の信号に分周す
る。位相比較器８６では水平同期信号Ｈと分周器８７か
らの分周信号との位相を比較し、その位相差を表す位相
差信号を出力する。そして、この位相差信号をローパス
フィルタ８９でフィルタリングした後、端子９０に水平
位相変動信号ｈｉとして出力する。フィルタ係数制御回
路３２は、この水平位相変動信号ｈｉより、安定なバー
ストロッククロックｃｋを基準にした水平同期の時間軸
変動量を知ることができる。なお、ローパスフィルタ８
９は、ＦＩＲフィルタで構成することができる。

【００５９】次に、信号処理回路１８とフィルタ係数制
御回路３２（図１参照）の詳細について説明する。

【００６０】図５は、信号処理回路１８が順次走査変換
回路の場合の信号処理回路１８の構成を示している。

【００６１】図中、４６、４７、４８はそれぞれＹ信
号、Ｉ信号、Ｑ信号の入力端子、４９は制御回路３２か
らのフィルタ係数制御信号ｃｔの入力端子、破線部５０
及び５１、５２は順次走査変換回路であり同じ構成を有
している。６２、６３、６４はそれぞれ順次走査変換後
のＹ信号、Ｉ信号、Ｑ信号の出力端子である。また、５
３はラインメモリ、５４はフィールドメモリ、５５、５
７、６０、９１、９３、９４はそれぞれ係数乗算器、５
６、９２、９５は加算器、５８、９６、９７は１／２レ
ベル変換器、５９は混合回路、６１は倍速変換器、９１
はシステムクロックＣＫ１の入力端子である。

【００６２】以下、この順次走査変換回路５０の動作を
説明する。

【００６３】本順次走査変換回路５０は動き適応型の補
間フィルタであり、動き量に応じてフィールド間補間と
ライン間補間を切り替えて行なう。ライン間補間は、連
続する２ラインから、その間に挿入する１ラインを補間
により求める処理である。このような処理は、既にＥＤ
ＴＶで採用され、広く知られているので、ここでは、主
として従来と異なる部分を中心に説明する。本実施例に
係る順次走査変換回路５０が従来と違う点は、ライン間
補間を行なうライン間補間フィルタのフィルタ係数を変
化させる乗算器５５（係数ｋ１）、５７（係数ｋ２）、
６０（係数ｋ０）、９４（係数ｋ３）を新たに設け、水
平同期位相変動に応じて適応的にその係数値を時々刻々
変化させ、ライン間補間演算の水平同期位相変動に応じ
た補正を行なう点にある。

【００６４】さて、Ｙ信号入力端子４６より入力された
Ｙ信号は、ラインメモリ５３で１ライン分遅延され乗算
器５７で係数ｋ２が乗じられた後、ラインメモリ５３で
遅延される前の（１ライン前の）Ｙ信号に乗算器５５で
係数ｋ１を乗じた信号と、加算器５６で加算される。そ
して、加算された信号は１／２レベル変換器５８で１／
２された後、混合器５９に出力される。この信号が、ラ
イン補間により生成されたラインの信号である。

【００６５】一方、同様に、Ｙ信号入力端子４６より入
力されたＹ信号は、ラインメモリ５３で１ライン分遅延
され乗算器９４で係数ｋ３が乗じられた後、ラインメモ
リ５３で遅延される前の（１ライン前の）Ｙ信号に乗算
器６０で係数ｋ０を乗じた信号と、加算器９５で加算さ
れる。そして、加算された信号は１／２レベル変換器９
７で１／２された後、倍速変換器６１に出力される。

【００６６】また、ライン間補間時、混合器５９に１／
レベル２変換器５８より与えられた信号は、そのまま倍
速変換器６１に与えられる。

【００６７】倍速変換器９７は、１／２レベル変換器９
７から与えられた信号と、１／レベル２変換器５８から
与えられた信号を、データレ−トを２倍にした上で１ラ
イン分づつ交互に出力する。ここで、一般にＹ信号のデ
ータレ−トは４ｆｓｃである。そこで、倍速変換器９７
には、データレ−トを２倍にするための８ｆｓｃのクロ
ックを与える。

【００６８】さて、このようなライン間補間の様子を図
６に示す。

【００６９】図６は、画素の水平同期位相変動による位
相のずれを概念的に示したものである。

【００７０】図中の破線は、水平同期位相変動を補正し
ない場合の表示画面上のラインとラインに垂直な列を表
し、△○点は、水平同期位相変動を補正しない場合に表
示画面上のラインとラインに垂直な列の交点に表示され
る画素が、本来表示されるべき位置を表している。図
中、○が入力映像信号に含まれるライン上の画素を、△
がライン補間により生成されるライン上の画素を表す。
図示するように、水平同期位相変動を補正しない場合に
は、画素は水平同期位相変動の影響で水平方向にがず
れ、隣合うラインにおいて垂直方向に一列に並んでいな
い画素が、垂直方向に一列に並ぶように表示されるた
め、水平同期位相変動量に応じた分、各画素の本来表示
されるべき位置の関係と、表示される位置の関係とがず
れ、映像は変形することになる。すなわち、概念的にい
えば、垂直軸が傾くことになる。

【００７１】そこで、順次走査変換回路５０では、図中
の実線で示すラインとラインに垂直な列を想定し、ライ
ン補間により、入力映像信号に含まれるライン上の画素
○を、図中の実線で示すラインとラインに垂直な列の交
点上の画素●に変換する。また、ライン補間によって、
画素△に代えて、入力映像信号に含まれるライン上の画
素○より、図中の実線で示すラインとラインに垂直な列
の交点上の画素▲を求める。 これにより、各画素の本
来表示されるべき位置の関係と、表示される位置の関係
とのずれがなくなり、映像の変形はなくなる。

【００７２】さて、このような画素●、▲は、図中の関
係より理解されるように、画素○より、水平同期の位相
変動量を考慮してライン補間を行なうことにより求める
ことができる。具体的には、画素●は乗算器６０、９４
の乗算係数ｋ０，ｋ３を、画素▲は乗算器５５、５７の
乗算係数ｋ１，ｋ２を、フィルタ係数制御信号ｃｔによ
って、フィルタ制御回路３２が水平位相変動信号ｈｉに
応じて変化させることにより求めることができる。

【００７３】なお、動き量の少ない場合、図５のフィー
ルドメモリ５４により１フィールド分遅延されたデータ
は、乗算器９１、９３、加算器９２、１／２レベル変換
器９６によってフィールド間補間され混合回路５９に遅
れられ、１／２レベル変換器５９から出力されるライン
補間結果と混合され、前述した倍速変換器６１に送られ
る。

【００７４】次に、信号処理回路１８がワイド変換処理
回路である場合の信号処理回路１８の構成を図７に示
す。

【００７５】図中において、６５はＹ信号におけるワイ
ド変換処理回路、６６は垂直拡大回路、６７は水平拡大
回路、６８、６９はそれぞれＩ、Ｑ信号のワイド変換処
理回路である。また７０はメモリ回路、７１は１ライン
遅延回路、７２、７３はそれぞれ係数乗算器、７４は加
算器、７５は１サンプル遅延回路、７６、７７はそれぞ
れ係数乗算器、７８は加算器、７９、８０、８１はそれ
ぞれワイド変換処理後のＹ、Ｉ、Ｑ信号の出力端子であ
る。

【００７６】ワイド変換処理回路は画面の垂直拡大、水
平拡大、縮小等をディジタル映像信号処理で行なう。

【００７７】以下、その動作を説明する。

【００７８】メモリ７０に入力されたＹ信号は、ここで
後述の垂直変換回路６６での複数ラインごとの補間演算
処理のために所定ライン数分遅延される。メモリ７０の
出力データ乗算器７２で係数ｋ３によって乗算され、ラ
インメモリ７１で１ライン分遅延した後に乗算器７３で
係数ｋ３によって乗算したデータと、加算器７４で加算
される。

【００７９】この加算は、たとえば、図８（ａ）に示し
た４／３倍の垂直拡大の場合には、ライン番号ｌｎ−
１，ｌｎ…の３ｍラインのサンプル点○に対して、４ｍ
ラインの△点のデータが生成されるように行なう。

【００８０】さて、この時水平同期変動が生じた場合
は、先に図５、６を用いて説明した順次走査変換と同様
な理由のために、係数乗算器７２、７３の係数を係数制
御信号ｃｔによって図８（ｂ）に示すように修正し、ラ
イン補間によって生成した各ラインの各画素の本来表示
されるべき位置の関係と、表示される位置の関係とのず
れがなくなうようにする。

【００８１】このように、本ワイド変換処理回路によれ
ば、水平同期位相変動分の補正を、垂直拡大変換と同時
に行なうことがでいる。

【００８２】さて、この様に垂直変換されたデータは次
に、水平変換回路６７へ送られる。

【００８３】水平変換回路では、１サンプル遅延回路７
５、係数乗算器７６、７７、加算器７８によるフィルタ
演算により、水平補間処理を行ない、水平方向の拡大／
縮小処理を行なう。

【００８４】なお、乗算器７６、７７の係数制御を前記
制御信号ｃｔによって、水平同期の位相変動に応じて変
化させることにより、直接、水平同期の位相変動を水平
補間によって補正することもできる。

【００８５】また、ワイド変換処理回路６８、６９も以
上説明した変換回路６５と同様に動作し、Ｉ、Ｑ信号の
ワイド変換を、水平同期位相変動の補正を兼ねて処理す
る。また、ワイド変換処理回路６５、６８、６９のフィ
ルタ演算処理はクロックＣＫ１に基づいて行なわれる。

【００８６】以上、本発明の実施例を説明した。

【００８７】なお、先に、図２に示したディジタルＶＣ
Ｏ２９は、図９に示すように構成するようにしてもよ
い。

【００８８】図示するように、この構成は、図２の位相
振幅変換回路４３、矩形波形成回路４４に代えて、位相
−振幅２値データ変換器８２、コンパレータ８３、位相
しきい値生成回路８４を設けた構成となっている。本構
成では、直接、位相−振幅２値データ変換器８２の働き
により、累積位相データｐｓを２値のクロックＣＫ１に
変換する。

【００８９】すなわち、２値データ変換器８２におい
て、コンパレータ８３はラッチ回路４２からの累積位相
データｐｓと位相しきい値生成回路８４からの位相しき
い値ｐｒの大きさを比較し、ｐｓ≧ｐｒの時”１”レベ
ル、ｐｓ＜ｐｒの時”０”レベル信号をそれぞれ出力す
る。この時位相しきい値ｐｒは１８０°（πラジアン）
である。このようにすることにより、コンパレータ８３
からはバ−スト信号にロックした２値のクロックＣＫ１
を出力することができる。

【００９０】なお、コンパレータ８３において、累積位
相データを符号付きの振幅データに変換し、さらにその
データの符号をしきい値生成回路８４の働きで識別し
て、正符号時に”１”レベル、負符号時に”０”レベル
信号を出力するようにしてもよい。

【００９１】なお、以上説明したディジタルＶＣＯ２
９、および、図２に示したディジタルＶＣＯ２９におい
て、レジスタ３９、加算器４１、ラッチ回路４２の出力
はすべて、最大値が２のＸ乗（Ｘは自然数）のディジタ
ルデータであるから、それらの信号伝送路はＸビットの
バスになる。

【００９２】また、ディジタルＶＣＯ２９でのシステム
クロックＣＫ１の発生クロック周波数としては、サブキ
ャリア周波数ｆｓｃの４、８倍以外の、たとえば８倍以
上の４の倍数倍の周波数とするようにしても良い。ま
た、クロック生成回路２６内のＰＬＬを構成する位相比
較器としては、多値あるいは２値入力のディジタル乗算
器を用いることもできる。

【００９３】

【発明の効果】以上のように、本発明によれば、高安定
なバ−ストロッククロックを生成すると共に、信号処理
に資するために水平同期の位相変動を精度よく検出する
ことができる同期処理回路を提供することができる。

【００９４】すなわち、本発明によれば、入力映像信号
の標準／非標準信号に拘らずに、信号処理を、基本的に
はバーストロッククロック１系統を用いて、検出された
水平同期の位相変動を考慮しながら行なうことができ
る。

【００９５】したがい、複数種類のシステムクロックを
使用した時に必要となるデータ位相変換のためのインタ
フェース回路、さらに標準／非標準信号判定回路等が不
要となる。

【図面の簡単な説明】

【図１】本発明の実施例に係る映像信号処理装置の構成
を示す図である。

【図２】本発明の実施例に係るディジタルＶＣＯの構成
例を示す図である。

【図３】本発明の実施例に係るディジタルＶＣＯの動作
を示すである。

【図４】本発明の実施例に係る水平同期位相変動検出回
路の構成を示す図である。

【図５】本発明の実施例に係る信号処理回路（順次走査
変換回路）の構成例を示す図である。

【図６】本発明の実施例に係る信号処理回路（順次走査
変換回路）の動作を示す図である。

【図７】本発明の実施例に係る信号処理回路（ワイド変
換回路）の構成を示す図である。

【図８】本発明の実施例に係る信号処理回路（ワイド変
換回路）の動作を示す図である。

【図９】本発明の実施例に係るディジタルＶＣＯの第２
の構成例を示す図である。

【図１０】従来のクロック生成回路の構成を示す図であ
る。

【図１１】従来の映像信号処理装置の構成を示す図であ
る。

【符号の説明】

１５…Ａ／Ｄ変換器、１８…信号処理回路、２４…バー
スト信号抽出回路、２５…同期信号分離回路、２６…デ
ィジタルクロック生成回路、２７…位相比較器、２９…
ディジタルＶＣＯ、３１…水平同期位相変動検出回路、
３２…フィルタ係数制御回路、３３…同期再生回路、４
０…水晶発振子、４１…加算器、４２…ラッチ回路、４
３…位相−振幅データ変換器

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力するテレビジョン信号をデジタル変換
   するＡ／Ｄ変換器と、 デジタル変換したテレビジョン信号に含まれるバースト
   信号成分を分離し抽出する手段と、 デジタル変換したテレビジョン信号に含まれる水平同期
   信号成分を分離し抽出する手段と、 抽出したバースト信号成分が示すバースト信号にロック
   したバ−ストロッククロックをディジタル的に生成する
   デジタルＰＬＬ回路と、 抽出した水平同期信号成分が示す水平同期信号の位相の
   変動を、前記バ−ストロッククロックを基準として求め
   る水平同期変動検出手段とを有することを特徴とするテ
   レビジョン装置の同期処理回路。
2. 【請求項２】入力するテレビジョン信号をデジタル変換
   するＡ／Ｄ変換器と、 デジタル変換したテレビジョン信号に含まれるバースト
   信号成分を分離し抽出する手段と、 デジタル変換したテレビジョン信号に含まれる水平同期
   信号成分を分離し抽出する手段と、 抽出したバースト信号成分が示すバースト信号にロック
   したバ−ストロッククロックをディジタル的に生成する
   デジタルＰＬＬ回路と、 抽出した水平同期信号成分が示す水平同期信号の位相の
   変動量を、前記バ−ストロッククロックを基準として求
   める水平同期変動検出手段と、 デジタル変換したテレビジョン信号に、ライン補間処理
   を、所定のフィルタ係数を用いて施すライン補間フィル
   タと、 水平同期変動検出手段が検出した水平同期信号の位相の
   変動量に応じて、前記ライン補間フィルタが用いるフィ
   ルタ係数を、水平同期信号の位相の変動の影響が前記ラ
   イン補間処理によって補正されるように変化させるフィ
   ルタ係数制御手段とを有することを特徴とするテレビジ
   ョン信号処理回路。
3. 【請求項３】請求項３記載のテレビジョン信号処理回路
   であって、 前記Ａ／Ｄ変換器およびライン補間フィルタは前記バ−
   ストロッククロックに同期して動作することを特徴とす
   るテレビジョン信号処理回路。
4. 【請求項４】請求項２または３記載のテレビジョン信号
   処理回路であって、 前記デジタルＰＬＬ回路は、入力データに応じた周波数
   のバ−ストロッククロックを生成するディジタル発振器
   と、バースト信号成分が示すバースト信号と前記バ−ス
   トロッククロックを分周した分周クロックとの位相差を
   表す位相差信号をデジタル的に求めるデジタル位相比較
   器と、デジタル位相比較器の求めた位相差信号の低周波
   成分を抽出して位相差データとして出力するディジタル
   ローパスフィルタとを有し、前記ディジタル発振器は、
   デジタルロ−パスフィルタの出力する位相差データを入
   力データとすることを特徴とするテレビジョン信号処理
   回路。
5. 【請求項５】請求項４記載のテレビジョン信号処理回路
   であって、 前記ディジタルＶＣＯは、 前記ロ−パスフィルタの出力する位相差データと、所定
   の周波数のクロックに同期して、所定の基準位相データ
   とを加算し累積して位相データとして出力する累積加算
   手段と、累積加算手段が出力する位相データの値と所定
   のしきい値とを比較し、比較結果に応じて論理値１と論
   理値０の一方を出力する位相−２値レベルクロック変換
   手段を有することを特徴とするテレビジョン信号処理回
   路。