JPH08275074A - デジタル・クロック発生装置 - Google Patents
デジタル・クロック発生装置Info
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- JPH08275074A JPH08275074A JP7332596A JP33259695A JPH08275074A JP H08275074 A JPH08275074 A JP H08275074A JP 7332596 A JP7332596 A JP 7332596A JP 33259695 A JP33259695 A JP 33259695A JP H08275074 A JPH08275074 A JP H08275074A
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- Japan
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- digital
- composite
- clock signal
- clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/20—Conversion of the manner in which the individual colour picture signal components are combined, e.g. conversion of colour television standards
- H04N11/22—Conversion of the manner in which the individual colour picture signal components are combined, e.g. conversion of colour television standards in which simultaneous signals are converted into sequential signals or vice versa
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N11/00—Colour television systems
- H04N11/06—Transmission systems characterised by the manner in which the individual colour picture signal components are combined
- H04N11/20—Conversion of the manner in which the individual colour picture signal components are combined, e.g. conversion of colour television standards
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Processing Of Color Television Signals (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 デジタル・コンポーネント・クロック信号、
デジタル複合クロック信号及び同期信号源ビデオ信号の
間を正確な関係にする。 【解決手段】 バースト・ロック部分２０は、複合同期
ビデオ信号からデジタル複合クロック信号４Ｆsc及び複
合同期信号を発生し、位相ロック・ループ部分３０は、
デジタル複合クロック信号４Ｆscからデジタル・コンポ
ーネント・クロック信号２７ＭＨｚを発生する。水平／
垂直／フィールド抽出部分４０は、複合同期信号、デジ
タル複合クロック信号及びオフセット定数からフレーム
・リセット・パルスを発生する。このリセット・パルス
を位相ロック・ループ部分３０に入力して、上述のデジ
タル複合信号クロック及びデジタル・コンポーネント・
クロック信号間を既知の位相関係とする。
デジタル複合クロック信号及び同期信号源ビデオ信号の
間を正確な関係にする。 【解決手段】 バースト・ロック部分２０は、複合同期
ビデオ信号からデジタル複合クロック信号４Ｆsc及び複
合同期信号を発生し、位相ロック・ループ部分３０は、
デジタル複合クロック信号４Ｆscからデジタル・コンポ
ーネント・クロック信号２７ＭＨｚを発生する。水平／
垂直／フィールド抽出部分４０は、複合同期信号、デジ
タル複合クロック信号及びオフセット定数からフレーム
・リセット・パルスを発生する。このリセット・パルス
を位相ロック・ループ部分３０に入力して、上述のデジ
タル複合信号クロック及びデジタル・コンポーネント・
クロック信号間を既知の位相関係とする。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生装
置、特に、コンポーネント・デジタル・ビデオ標準及び
複合（コンポジット）デジタル・ビデオ標準の両方を扱
うデジタル・ビデオ装置用のデジタル・ビデオ・クロッ
ク発生装置に関する。
置、特に、コンポーネント・デジタル・ビデオ標準及び
複合（コンポジット）デジタル・ビデオ標準の両方を扱
うデジタル・ビデオ装置用のデジタル・ビデオ・クロッ
ク発生装置に関する。
【０００２】
【従来の技術】「勧告６０１の４：２：２レベルにおけ
る５２５ライン及び６２５ラインのテレビジョン・シス
テム動作におけるデジタル・コンポーネント・ビデオ信
号用インタフェース」である勧告ＩＴＵ−Ｒ ＢＴ．６
５６において定められている如きコンポーネント・ビデ
オ標準では、通常、データ・レートを２７ＭＨｚに特定
する一方、ＳＭＰＴＥ２４４Ｍ及びＩＥＣ１７０９セク
ション５の如き複合デジタル標準では、システム・カラ
ー副搬送波周波数に関連したデータ・レート、即ち、副
搬送波周波数（Ｆsc）の４倍（４Ｆsc）を特定してい
る。デジタル複合形式からデジタル・コンポーネント形
式への変換器（トランスコーダ：transcoder）の如く両
方のデータ・レートを扱うシステムでは、２７ＭＨｚ及
び４Ｆscのクロックを発生する必要がある。
る５２５ライン及び６２５ラインのテレビジョン・シス
テム動作におけるデジタル・コンポーネント・ビデオ信
号用インタフェース」である勧告ＩＴＵ−Ｒ ＢＴ．６
５６において定められている如きコンポーネント・ビデ
オ標準では、通常、データ・レートを２７ＭＨｚに特定
する一方、ＳＭＰＴＥ２４４Ｍ及びＩＥＣ１７０９セク
ション５の如き複合デジタル標準では、システム・カラ
ー副搬送波周波数に関連したデータ・レート、即ち、副
搬送波周波数（Ｆsc）の４倍（４Ｆsc）を特定してい
る。デジタル複合形式からデジタル・コンポーネント形
式への変換器（トランスコーダ：transcoder）の如く両
方のデータ・レートを扱うシステムでは、２７ＭＨｚ及
び４Ｆscのクロックを発生する必要がある。
【０００３】
【発明が解決しようとする課題】４Ｆscクロックは、同
期信号源として用いるビデオ信号のカラー・バーストに
ロックする必要がある一方、同時に、２７ＭＨｚクロッ
クは、同じビデオ信号の水平ライン・レートにロックす
る必要がある。信号処理、即ち、サンプル・レートの変
換を容易にするために、２７ＭＨｚクロック、４Ｆscク
ロック及びビデオ信号の関係を予め知る必要がある。す
なわち、周波数を正確に関連させる必要がある。また、
これは、同期信号源ビデオ信号における特定点を定める
ために、位相関係を正確に知る必要があることを意味す
る。
期信号源として用いるビデオ信号のカラー・バーストに
ロックする必要がある一方、同時に、２７ＭＨｚクロッ
クは、同じビデオ信号の水平ライン・レートにロックす
る必要がある。信号処理、即ち、サンプル・レートの変
換を容易にするために、２７ＭＨｚクロック、４Ｆscク
ロック及びビデオ信号の関係を予め知る必要がある。す
なわち、周波数を正確に関連させる必要がある。また、
これは、同期信号源ビデオ信号における特定点を定める
ために、位相関係を正確に知る必要があることを意味す
る。
【０００４】そこで、ＰＡＬ及びＮＴＳＣビデオ・シス
テムの両方に対して、システムの全体的な動作をわずか
に変更するのみで、信頼性のある方法で、２７ＭＨｚク
ロックであるデジタル・コンポーネント・クロック信
号、４Ｆscクロックであるデジタル複合クロック信号、
及び同期信号源ビデオ信号を正確に関係付けるデジタル
・ビデオ・クロック発生装置が望まれている。
テムの両方に対して、システムの全体的な動作をわずか
に変更するのみで、信頼性のある方法で、２７ＭＨｚク
ロックであるデジタル・コンポーネント・クロック信
号、４Ｆscクロックであるデジタル複合クロック信号、
及び同期信号源ビデオ信号を正確に関係付けるデジタル
・ビデオ・クロック発生装置が望まれている。
【０００５】したがって、本発明は、デジタル・コンポ
ーネント・クロック信号、デジタル複合クロック信号及
び同期信号源ビデオ信号の間を正確な関係とするデジタ
ル・クロック発生装置を提供することを目的としたもの
である。
ーネント・クロック信号、デジタル複合クロック信号及
び同期信号源ビデオ信号の間を正確な関係とするデジタ
ル・クロック発生装置を提供することを目的としたもの
である。
【０００６】
【課題を解決するための手段】本発明によれば、デジタ
ル複合クロック信号を同期信号源ビデオ信号のバースト
部分から導出する一方、このデジタル複合クロック信号
からデジタル・コンポーネント・クロック信号を導出す
る。この方法において、これら両方のデジタル・クロッ
ク信号は、同期信号源ビデオ信号に同期している。同期
信号源ビデオ信号から再生した複合同期信号から、フレ
ーム・タイミング信号を導出する。また、このフレーム
・タイミング信号をデジタル複合クロック信号と共に用
いて、デジタル複合クロック信号とデジタル・コンポー
ネント・クロック信号が既知の位相関係となるように、
デジタル・コンポーネント・クロック信号を発生する。
ル複合クロック信号を同期信号源ビデオ信号のバースト
部分から導出する一方、このデジタル複合クロック信号
からデジタル・コンポーネント・クロック信号を導出す
る。この方法において、これら両方のデジタル・クロッ
ク信号は、同期信号源ビデオ信号に同期している。同期
信号源ビデオ信号から再生した複合同期信号から、フレ
ーム・タイミング信号を導出する。また、このフレーム
・タイミング信号をデジタル複合クロック信号と共に用
いて、デジタル複合クロック信号とデジタル・コンポー
ネント・クロック信号が既知の位相関係となるように、
デジタル・コンポーネント・クロック信号を発生する。
【０００７】本発明のその他の目的及び新規な特徴は、
特許請求の範囲及び添付図に関連した以下の詳細説明か
ら明らかになろう。
特許請求の範囲及び添付図に関連した以下の詳細説明か
ら明らかになろう。
【０００８】
【発明の実施の形態】図１は、本発明によるデジタル・
クロック発生装置１０のブロック図であり、３つの主要
サブシステム、即ち、バースト・ロック部分（デジタル
複合クロック信号発生手段）２０、位相ロック・ループ
（ＰＬＬ）部分（デジタル・コンポーネント・クロック
信号発生手段）３０、及び水平／垂直／フィールド（Ｈ
ＶＦ）抽出部分（タイミング信号発生手段）４０を具え
ている。同期ビデオ信号が同期分離回路２２に入力し、
この回路２２が同期ビデオ信号からバースト信号及び複
合同期信号を発生する。バースト信号は、バースト・ロ
ック発振器２４に入力し、この発振器２４は、バースト
信号にロック（拘束）され、バースト信号の副搬送波周
波数の４倍に等しい周波数の出力信号、即ち、４Ｆscク
ロック（デジタル複合クロック信号）を発生する。この
４Ｆscクロックは、デジタル・クロック発生装置１０の
他のサブシステムから独立した同期ビデオ信号にロック
されている。この４ＦscクロックをＰＬＬ部分３０に入
力して、デジタル・コンポーネント・クロック信号（こ
の例では、２７ＭＨｚクロック）を発生する。
クロック発生装置１０のブロック図であり、３つの主要
サブシステム、即ち、バースト・ロック部分（デジタル
複合クロック信号発生手段）２０、位相ロック・ループ
（ＰＬＬ）部分（デジタル・コンポーネント・クロック
信号発生手段）３０、及び水平／垂直／フィールド（Ｈ
ＶＦ）抽出部分（タイミング信号発生手段）４０を具え
ている。同期ビデオ信号が同期分離回路２２に入力し、
この回路２２が同期ビデオ信号からバースト信号及び複
合同期信号を発生する。バースト信号は、バースト・ロ
ック発振器２４に入力し、この発振器２４は、バースト
信号にロック（拘束）され、バースト信号の副搬送波周
波数の４倍に等しい周波数の出力信号、即ち、４Ｆscク
ロック（デジタル複合クロック信号）を発生する。この
４Ｆscクロックは、デジタル・クロック発生装置１０の
他のサブシステムから独立した同期ビデオ信号にロック
されている。この４ＦscクロックをＰＬＬ部分３０に入
力して、デジタル・コンポーネント・クロック信号（こ
の例では、２７ＭＨｚクロック）を発生する。
【０００９】４Ｆscクロックをダイレクト・デジタル・
シンセサイザ（ＤＤＳ）回路３１に入力し、この回路３
１は、デジタル・コンポーネント・クロック周波数の８
分の１の如き整数分の１に等しい周波数の合成クロック
信号を合成するように設定されている。なお、ＤＤＳ回
路とは、メモリの各アドレス位置に蓄積された合成信号
の各部分をクロック信号に応じて順次読み出し、この合
成信号を発生する回路である。ＤＤＳ回路３１からの合
成クロック信号（デジタル・コンポーネント・クロック
の整数分の１の周波数の信号）を位相検出器３３に入力
し、この位相検出器の出力信号をループ・フィルタ回路
３５に入力する。このループ・フィルタ回路３５からの
出力信号は、電圧制御水晶発振器（ＶＣＸＯ）の如き非
常に安定した電圧制御発振器３７の電圧制御信号であ
る。ＶＣＸＯ３７からの出力信号（の周波数）は、デジ
タル・コンポーネント・クロック（の周波数）である。
このデジタル・コンポーネント・クロックを分周器３９
に入力し、この分周器３９は、位相検出器３３に入力す
る別の分周デジタル・コンポーネント・クロックを発生
する。この方法において、位相検出器３３は、デジタル
複合クロック信号を受けるＤＤＳ回路３１からの合成ク
ロック信号及び分周器３９からの分周デジタル・コンポ
ーネント・クロック信号の位相差を検出し、この位相差
を表す信号をループ・フィルタ３５を介して、制御信号
としてＶＣＸＯ３７に供給するので、デジタル・コンポ
ーネント・クロックは、４Ｆscクロックに同期してお
り、この４Ｆscクロックは、同期ビデオ信号に同期して
いる。
シンセサイザ（ＤＤＳ）回路３１に入力し、この回路３
１は、デジタル・コンポーネント・クロック周波数の８
分の１の如き整数分の１に等しい周波数の合成クロック
信号を合成するように設定されている。なお、ＤＤＳ回
路とは、メモリの各アドレス位置に蓄積された合成信号
の各部分をクロック信号に応じて順次読み出し、この合
成信号を発生する回路である。ＤＤＳ回路３１からの合
成クロック信号（デジタル・コンポーネント・クロック
の整数分の１の周波数の信号）を位相検出器３３に入力
し、この位相検出器の出力信号をループ・フィルタ回路
３５に入力する。このループ・フィルタ回路３５からの
出力信号は、電圧制御水晶発振器（ＶＣＸＯ）の如き非
常に安定した電圧制御発振器３７の電圧制御信号であ
る。ＶＣＸＯ３７からの出力信号（の周波数）は、デジ
タル・コンポーネント・クロック（の周波数）である。
このデジタル・コンポーネント・クロックを分周器３９
に入力し、この分周器３９は、位相検出器３３に入力す
る別の分周デジタル・コンポーネント・クロックを発生
する。この方法において、位相検出器３３は、デジタル
複合クロック信号を受けるＤＤＳ回路３１からの合成ク
ロック信号及び分周器３９からの分周デジタル・コンポ
ーネント・クロック信号の位相差を検出し、この位相差
を表す信号をループ・フィルタ３５を介して、制御信号
としてＶＣＸＯ３７に供給するので、デジタル・コンポ
ーネント・クロックは、４Ｆscクロックに同期してお
り、この４Ｆscクロックは、同期ビデオ信号に同期して
いる。
【００１０】ＨＶＦ抽出部分４０は、同期ビデオ信号に
対する基準点を作り、この基準点毎にＤＤＳ回路３１を
リセットして、合成クロック信号の位相をオフセットす
る。このリセットは、ＤＤＳ回路３１内の位相アキュム
レータ（即ち、メモリのアドレスを決めるために、クロ
ック毎に所定数だけアドレスを増分する累積器）に対し
て行う。ところで、ＮＴＳＣの場合、例えば、ビデオ・
ラインは、４Ｆsc及び２７ＭＨｚの整数倍のクロック・
サイクルである。このため、デジタル・コンポーネント
・クロック・エッジ及び４Ｆscクロック・エッジの位相
関係は、各ラインにおいて同じであるが、正確な関係は
未知である。ＰＡＬにおいては、各ビデオ・ラインが２
７ＭＨｚクロック・サイクルの整数倍であるが、各ビデ
オ・ラインは４Ｆscクロック・サイクルの整数倍でな
い。これにより、コンポーネント・クロック・エッジ及
び４Ｆscクロック・エッジの位相関係は、ビデオの各ラ
インにおいて同じではなく、実際には、絶えず変化して
いる。この変化する関係がビデオ・フレーム全体にわた
り、それ自体、即ち、６２５ビデオ・ラインを繰り返
す。付加的な回路を用いなければ、この位相関係の正確
な特性は未知である。
対する基準点を作り、この基準点毎にＤＤＳ回路３１を
リセットして、合成クロック信号の位相をオフセットす
る。このリセットは、ＤＤＳ回路３１内の位相アキュム
レータ（即ち、メモリのアドレスを決めるために、クロ
ック毎に所定数だけアドレスを増分する累積器）に対し
て行う。ところで、ＮＴＳＣの場合、例えば、ビデオ・
ラインは、４Ｆsc及び２７ＭＨｚの整数倍のクロック・
サイクルである。このため、デジタル・コンポーネント
・クロック・エッジ及び４Ｆscクロック・エッジの位相
関係は、各ラインにおいて同じであるが、正確な関係は
未知である。ＰＡＬにおいては、各ビデオ・ラインが２
７ＭＨｚクロック・サイクルの整数倍であるが、各ビデ
オ・ラインは４Ｆscクロック・サイクルの整数倍でな
い。これにより、コンポーネント・クロック・エッジ及
び４Ｆscクロック・エッジの位相関係は、ビデオの各ラ
インにおいて同じではなく、実際には、絶えず変化して
いる。この変化する関係がビデオ・フレーム全体にわた
り、それ自体、即ち、６２５ビデオ・ラインを繰り返
す。付加的な回路を用いなければ、この位相関係の正確
な特性は未知である。
【００１１】同期分離器２２からの複合同期信号を４Ｆ
scクロックと共にＨＶＦ抽出回路４２に供給する。ＨＶ
Ｆ抽出回路４２は、複合同期信号からフレーム信号を抽
出して、内部フレーム・リセット・パルスである出力信
号を発生し、この出力信号をオフセット・カウンタ４４
のロード端子Ｌに入力する。ＨＶＣ抽出回路４２からの
出力信号に応じて、このオフセット・カウンタ４４は、
特定のオフセット定数をロードする。オフセット・カウ
ンタ４４は、内部フレーム・リセットのタイミングから
オフセット定数及びデジタル複合クロック信号で決まる
時間だけオフセットされた時点で出力信号を発生する
が、これが本来のフレーム・リセット・パルスとなる。
すなわち、オフセット・カウンタ４４からの出力信号
は、タイミング信号（タイミング・パルス）であるフレ
ーム・リセット・パルスである。オフセット・カウンタ
４４へロードされるオフセット定数を変化することによ
り、フレーム・リセット・パルスを同期ビデオ信号に対
して移動できる。ＰＡＬの場合、カウンタ４４は、ライ
ン及びフィールドが正確に既知の状態で８フィールド毎
にフレーム・リセット・パルスを発生するが、複合同期
信号の水平同期に対する正確な関係はオフセットにより
決まる。ＮＴＳＣの場合、カウンタ４４は、４フィール
ド毎にフレーム・リセット・パルスを発生し、再び、ラ
イン及びフィールドが正確に既知の状態で、複合同期信
号の水平同期に対する正確な関係を再びオフセットによ
り決める。このフレーム・リセット・パルスをＤＤＳ回
路３１に入力して、このＤＤＳ回路の位相累積器をリセ
ットし、４Ｆsc信号及びＤＤＳ回路の出力端におけるデ
ジタル・コンポーネント・クロックが既知の関係になれ
るようにできる。すなわち、この位相関係は、フレーム
・リセット・パルスにより確立される。
scクロックと共にＨＶＦ抽出回路４２に供給する。ＨＶ
Ｆ抽出回路４２は、複合同期信号からフレーム信号を抽
出して、内部フレーム・リセット・パルスである出力信
号を発生し、この出力信号をオフセット・カウンタ４４
のロード端子Ｌに入力する。ＨＶＣ抽出回路４２からの
出力信号に応じて、このオフセット・カウンタ４４は、
特定のオフセット定数をロードする。オフセット・カウ
ンタ４４は、内部フレーム・リセットのタイミングから
オフセット定数及びデジタル複合クロック信号で決まる
時間だけオフセットされた時点で出力信号を発生する
が、これが本来のフレーム・リセット・パルスとなる。
すなわち、オフセット・カウンタ４４からの出力信号
は、タイミング信号（タイミング・パルス）であるフレ
ーム・リセット・パルスである。オフセット・カウンタ
４４へロードされるオフセット定数を変化することによ
り、フレーム・リセット・パルスを同期ビデオ信号に対
して移動できる。ＰＡＬの場合、カウンタ４４は、ライ
ン及びフィールドが正確に既知の状態で８フィールド毎
にフレーム・リセット・パルスを発生するが、複合同期
信号の水平同期に対する正確な関係はオフセットにより
決まる。ＮＴＳＣの場合、カウンタ４４は、４フィール
ド毎にフレーム・リセット・パルスを発生し、再び、ラ
イン及びフィールドが正確に既知の状態で、複合同期信
号の水平同期に対する正確な関係を再びオフセットによ
り決める。このフレーム・リセット・パルスをＤＤＳ回
路３１に入力して、このＤＤＳ回路の位相累積器をリセ
ットし、４Ｆsc信号及びＤＤＳ回路の出力端におけるデ
ジタル・コンポーネント・クロックが既知の関係になれ
るようにできる。すなわち、この位相関係は、フレーム
・リセット・パルスにより確立される。
【００１３】コンポーネント・クロック信号を得るため
の周波数逓倍係数と、フレーム・リセット・パルス間の
時間とは、対象となる現象に適合する限り、可変でき
る。特にＮＴＳＣの場合、フレーム・リセット・パルス
の間における４Ｆscクロック・サイクルの数は、９１０
の整数倍、即ち、１ビデオ・ラインにおける４Ｆscクロ
ック・サイクルの数の整数倍でなければならない。ＰＡ
Ｌの場合、フレーム・リセット・パルスの間における４
Ｆscクロック・サイクルの数は、７０９３７９の整数
倍、即ち、１フレームにおける４Ｆscクロックの数の整
数倍でなければならない。さらに、フレーム・リセット
・パルス間のコンポーネント・クロック・サイクルの数
は、周波数逓倍係数で正確に分割できなければならな
い。
の周波数逓倍係数と、フレーム・リセット・パルス間の
時間とは、対象となる現象に適合する限り、可変でき
る。特にＮＴＳＣの場合、フレーム・リセット・パルス
の間における４Ｆscクロック・サイクルの数は、９１０
の整数倍、即ち、１ビデオ・ラインにおける４Ｆscクロ
ック・サイクルの数の整数倍でなければならない。ＰＡ
Ｌの場合、フレーム・リセット・パルスの間における４
Ｆscクロック・サイクルの数は、７０９３７９の整数
倍、即ち、１フレームにおける４Ｆscクロックの数の整
数倍でなければならない。さらに、フレーム・リセット
・パルス間のコンポーネント・クロック・サイクルの数
は、周波数逓倍係数で正確に分割できなければならな
い。
【００１４】よって、フレーム・リセット・パルスを用
いて、カラー・フレーム情報を他の回路に伝達できれば
望ましい。これを行う便利な方法は、ＮＴＳＣが４フィ
ールド・カラー・シーケンスなので、フレーム・リセッ
ト・パルスをＮＴＳＣの４フィールドに１回だけ生じさ
せたり、ＰＡＬが８フィールド・カラー・シーケンスな
ので、フレーム・リセット・パルスをＰＡＬの８フィー
ルドに１回だけ生じさせることである。上述のフレーム
・リセット・パルス、４Ｆscクロック及びデジタル・コ
ンポーネント・クロックをビデオ・バス５０に出力し
て、このビデオ・バスに結合しているビデオ回路に適切
なタイミングを与えることができる。
いて、カラー・フレーム情報を他の回路に伝達できれば
望ましい。これを行う便利な方法は、ＮＴＳＣが４フィ
ールド・カラー・シーケンスなので、フレーム・リセッ
ト・パルスをＮＴＳＣの４フィールドに１回だけ生じさ
せたり、ＰＡＬが８フィールド・カラー・シーケンスな
ので、フレーム・リセット・パルスをＰＡＬの８フィー
ルドに１回だけ生じさせることである。上述のフレーム
・リセット・パルス、４Ｆscクロック及びデジタル・コ
ンポーネント・クロックをビデオ・バス５０に出力し
て、このビデオ・バスに結合しているビデオ回路に適切
なタイミングを与えることができる。
【００１５】
【発明の効果】よって、本発明のデジタル・クロック発
生装置は、ビデオ信号に同期し、互いに既知の位相関係
にある複合クロック信号及びコンポーネント・クロック
信号を発生できる。この際、この複合クロック信号をビ
デオ信号から導出し、コンポーネント・クロック信号を
複合クロック信号から導出し、これら２つの信号の位相
関係は、ビデオ信号からの複合同期信号から導出したタ
イミング信号により確立している。また、同期ビデオ信
号のＳＣＨ位相（副搬送波及び水平同期信号の位相関
係）を複合クロック信号及びオフセット定数で表せる。
生装置は、ビデオ信号に同期し、互いに既知の位相関係
にある複合クロック信号及びコンポーネント・クロック
信号を発生できる。この際、この複合クロック信号をビ
デオ信号から導出し、コンポーネント・クロック信号を
複合クロック信号から導出し、これら２つの信号の位相
関係は、ビデオ信号からの複合同期信号から導出したタ
イミング信号により確立している。また、同期ビデオ信
号のＳＣＨ位相（副搬送波及び水平同期信号の位相関
係）を複合クロック信号及びオフセット定数で表せる。
【図１】本発明によるデジタル・クロック発生装置のブ
ロック図である。
ロック図である。
１０ デジタル・クロック発生装置 ２０ バースト・ロック部分（デジタル複合クロック信
号発生手段） ２２ 同期分離器 ２４ バースト・ロック発振器 ３０ 位相ロック・ループ部分（デジタル・コンポーネ
ント・クロック信号発生手段） ３１ ダイレクト・デジタル・シンセサイザ回路 ３３ 位相検出器 ３５ ループ・フィルタ ３７ 電圧制御水晶発振器 ３９ 分周器 ４０ 水平／垂直／フィールド抽出部分（タイミング信
号発生手段） ４２ 水平／垂直／フィールド抽出回路 ４４ オフセット・カウンタ ５０ ビデオ・バス
号発生手段） ２２ 同期分離器 ２４ バースト・ロック発振器 ３０ 位相ロック・ループ部分（デジタル・コンポーネ
ント・クロック信号発生手段） ３１ ダイレクト・デジタル・シンセサイザ回路 ３３ 位相検出器 ３５ ループ・フィルタ ３７ 電圧制御水晶発振器 ３９ 分周器 ４０ 水平／垂直／フィールド抽出部分（タイミング信
号発生手段） ４２ 水平／垂直／フィールド抽出回路 ４４ オフセット・カウンタ ５０ ビデオ・バス
フロントページの続き (72)発明者 ハワード・エイ・ランズマン アメリカ合衆国 オレゴン州 97005ビー バートン サウス・ウエスト ワンハンド レッドフォーティセカンド4505 アパート メント・ナンバー 148
Claims (4)
- 【請求項１】 複合同期ビデオ信号からデジタル複合ク
ロック信号及び複合同期信号を発生するデジタル複合ク
ロック信号発生手段と、 上記デジタル複合クロック信号からデジタル・コンポー
ネント・クロック信号を発生するデジタル・コンポーネ
ント・クロック信号発生手段と、 上記複合同期信号、上記デジタル複合クロック信号及び
オフセット定数からタイミング信号を発生し、上記デジ
タル・コンポーネント・クロック発生手段に入力して、
上記デジタル複合クロック信号及び上記デジタル・コン
ポーネント・クロック信号の間を既知の位相関係にする
タイミング信号発生手段とを具えたデジタル・クロック
発生装置。 - 【請求項２】 デジタル複合クロック信号発生手段は、 上記複合同期ビデオ信号から上記複合同期信号及びバー
スト信号を取り出す手段と、 上記バースト信号から上記デジタル複合クロック信号を
発生する手段とを具えたことを特徴とする請求項１のデ
ジタル・クロック発生装置。 - 【請求項３】 上記デジタルコンポーネント・クロック
発生手段は、 上記デジタル複合クロック信号及び上記タイミング信号
から、上記デジタル・コンポーネント・クロック信号の
周波数の所定の整数分の１の周波数の合成クロック信号
を合成する手段と、 上記合成クロック信号、及び上記デジタル・コンポーネ
ント・クロック信号を上記所定整数分の１に分周した分
周デジタル・コンポーネント・クロック信号から、制御
信号を発生する手段と、 上記制御信号に応答して、上記デジタル・コンポーネン
ト・クロック信号を発生する手段とを具えたことを特徴
とする請求項１のデジタル・クロック発生装置。 - 【請求項４】 上記タイミング信号発生手段は、 上記複合同期信号から内部フレーム・リセット・パルス
を抽出する手段と、 上記デジタル複合クロック信号のパルスを計数し、内部
フレーム・リセット・パルス毎にロードされる上記オフ
セット定数によりオフセットされた所定の計数毎に上記
タイミング信号を発生して、上記既知の位相関係とする
手段とを具えたことを特徴とする請求項１のデジタル・
クロック発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/352,641 US5534939A (en) | 1994-12-09 | 1994-12-09 | Digital video clock generation system |
| US08/352,641 | 1994-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08275074A true JPH08275074A (ja) | 1996-10-18 |
Family
ID=23385908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332596A Pending JPH08275074A (ja) | 1994-12-09 | 1995-11-28 | デジタル・クロック発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5534939A (ja) |
| JP (1) | JPH08275074A (ja) |
| DE (1) | DE19545906A1 (ja) |
| GB (1) | GB2295937B (ja) |
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