JPH085220B2 - 高速印字方式 - Google Patents
高速印字方式Info
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- JPH085220B2 JPH085220B2 JP62245282A JP24528287A JPH085220B2 JP H085220 B2 JPH085220 B2 JP H085220B2 JP 62245282 A JP62245282 A JP 62245282A JP 24528287 A JP24528287 A JP 24528287A JP H085220 B2 JPH085220 B2 JP H085220B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、ドットマトリックスの縦のドットに対応す
る複数の記録素子を互いに横方向にドットピッチの整数
倍の間隔をおいて配置した記録ヘッドを、横方向に相対
移動させながら印字を行なうプリンタの高速印字方式に
関する。
る複数の記録素子を互いに横方向にドットピッチの整数
倍の間隔をおいて配置した記録ヘッドを、横方向に相対
移動させながら印字を行なうプリンタの高速印字方式に
関する。
＜従来の技術＞ 従来、この種の記録ヘッドを有するプリンタとして、
例えばインクジェットプリンタが知られている。このイ
ンクジェットプリンタは、記録素子であるノズルにディ
ジタルの記録信号を印加し、信号が“1"のときノズルか
らインクを噴射して記録紙にドット状の記録を得るもの
である。しかし、ノズルが構造上縦長になるため、複数
のノズルをドットマトリックスの縦のドットに対応して
縦一列に配置すると記録ヘッドが高くなりすぎ、また縦
一列に配置すると各ノズルへのインクの供給力に差がで
きることから、縦のドットに対応する複数のノズルを互
いに横方向にドットピッチの整数倍の間隔をおいて配置
しており、第５図に示す例では、上記間隔ｌはドットピ
ッチｄの10倍（ｌ＝10d）である。そして、例えば第５
図の如くノズルN1,N2,N3,N4を配置した記録ヘッドＨを
矢印方向に速度ｖで走行させながら、各ノズルで縦一列
４個のドットを印字するには、各ドットに対応する記録
信号即ちプリントデータを時間l/vずつ順次遅延させて
出力する必要がある。
例えばインクジェットプリンタが知られている。このイ
ンクジェットプリンタは、記録素子であるノズルにディ
ジタルの記録信号を印加し、信号が“1"のときノズルか
らインクを噴射して記録紙にドット状の記録を得るもの
である。しかし、ノズルが構造上縦長になるため、複数
のノズルをドットマトリックスの縦のドットに対応して
縦一列に配置すると記録ヘッドが高くなりすぎ、また縦
一列に配置すると各ノズルへのインクの供給力に差がで
きることから、縦のドットに対応する複数のノズルを互
いに横方向にドットピッチの整数倍の間隔をおいて配置
しており、第５図に示す例では、上記間隔ｌはドットピ
ッチｄの10倍（ｌ＝10d）である。そして、例えば第５
図の如くノズルN1,N2,N3,N4を配置した記録ヘッドＨを
矢印方向に速度ｖで走行させながら、各ノズルで縦一列
４個のドットを印字するには、各ドットに対応する記録
信号即ちプリントデータを時間l/vずつ順次遅延させて
出力する必要がある。
ところが、プリンタ内部でのプリントデータの処理
は、CPUやメモリの関係上８ビット即ち１バイト単位で
行なわれ、出力すべきプリントデータはノズルの配置と
は無関係にバイト単位でホストから送られ印字順に行方
向に並べてメモリ内の連続アドレスに格納されている。
そのため、ノズル間隔ｌが第５図のようにドットピッチ
ｄの8n倍（n:整数）でない場合は、上記メモリに格納さ
れたプリントデータをノズル毎にビット単位でシフトし
てノズルに出力する必要があり、この例ではl/8dの余り
即ち２ビット単位で、ノズルN1に対して、N2:2ビット,N
3:4ビット,N4:6ビットという具合にプリントデータをシ
フトしなければならない。そして、従来のインクジェッ
トプリンタは、上記プリントデータのビット単位のシフ
トを、CPUが上記メモリからプリントデータを１バイト
ずつ読み出し、これをビットシフトして各ノズルへ出力
するというプログラム制御方式で行なっている。
は、CPUやメモリの関係上８ビット即ち１バイト単位で
行なわれ、出力すべきプリントデータはノズルの配置と
は無関係にバイト単位でホストから送られ印字順に行方
向に並べてメモリ内の連続アドレスに格納されている。
そのため、ノズル間隔ｌが第５図のようにドットピッチ
ｄの8n倍（n:整数）でない場合は、上記メモリに格納さ
れたプリントデータをノズル毎にビット単位でシフトし
てノズルに出力する必要があり、この例ではl/8dの余り
即ち２ビット単位で、ノズルN1に対して、N2:2ビット,N
3:4ビット,N4:6ビットという具合にプリントデータをシ
フトしなければならない。そして、従来のインクジェッ
トプリンタは、上記プリントデータのビット単位のシフ
トを、CPUが上記メモリからプリントデータを１バイト
ずつ読み出し、これをビットシフトして各ノズルへ出力
するというプログラム制御方式で行なっている。
＜発明が解決しようとする問題点＞ しかしながら、上記従来のインクジェットプリンタ
は、各ノズルへ出力するプリントデータのビットシフト
をCPUのシフトレジスタにより１バイトずつ行なってい
るため、この処理に多大の時間を費やし、極めて効率が
悪く、高速印字ができないという欠点がある。
は、各ノズルへ出力するプリントデータのビットシフト
をCPUのシフトレジスタにより１バイトずつ行なってい
るため、この処理に多大の時間を費やし、極めて効率が
悪く、高速印字ができないという欠点がある。
そこで、本発明の目的は、上記プリントデータのビッ
トシフトを高速処理することにより、高速印字を実現で
き、プリンタシステム効率を著しく向上させることがで
きる高速印字方式を提供することである。
トシフトを高速処理することにより、高速印字を実現で
き、プリンタシステム効率を著しく向上させることがで
きる高速印字方式を提供することである。
＜問題点を解決するための手段＞ 上記目的を達成するため、本発明の高速印字方式は、
ドットマトリックスの縦のドットに対応する複数の記録
素子を互いに横方向にドットピッチの整数倍を間隔をお
いて配置した記録ヘッドを、プロセッサの制御下で記録
紙に対して相対的に横方向に移動させながら各記録素子
にプリントデータを出力して印字を行なうプリンタにお
いて、上記各記録素子のプリントデータを印字順に連続
アドレスに一括して格納するメモリと、このメモリから
入力される各記録素子のプリントデータを上記記録素子
の間隔に応じたシフト信号に基づいてバイト単位でビッ
トシフトする配列変換回路と、この配列変換回路から出
力されるシフトされたプリントデータを記録素子毎に連
続アドレスで記憶した後、各記録素子へ出力するバッフ
ァメモリと、上記プロセッサの制御下で上記シフト信号
を出力し、上記メモリとバッファメモリ間のプリントデ
ータの直接転送を制御するDMAコントローラを備えて、
プリントデータの高速印字を行なうようにしたことを特
徴とする。
ドットマトリックスの縦のドットに対応する複数の記録
素子を互いに横方向にドットピッチの整数倍を間隔をお
いて配置した記録ヘッドを、プロセッサの制御下で記録
紙に対して相対的に横方向に移動させながら各記録素子
にプリントデータを出力して印字を行なうプリンタにお
いて、上記各記録素子のプリントデータを印字順に連続
アドレスに一括して格納するメモリと、このメモリから
入力される各記録素子のプリントデータを上記記録素子
の間隔に応じたシフト信号に基づいてバイト単位でビッ
トシフトする配列変換回路と、この配列変換回路から出
力されるシフトされたプリントデータを記録素子毎に連
続アドレスで記憶した後、各記録素子へ出力するバッフ
ァメモリと、上記プロセッサの制御下で上記シフト信号
を出力し、上記メモリとバッファメモリ間のプリントデ
ータの直接転送を制御するDMAコントローラを備えて、
プリントデータの高速印字を行なうようにしたことを特
徴とする。
＜作用＞ 一例として、記録ヘッドに４個の記録素子P1,P2,P3,P
4が互いに横方向にドットピッチのＮ倍（N:整数）の間
隔をおいて配置されている場合、プロセッサは、例えば
上記Ｎを８で除した余りの値Ｓに基づき、記録素子P1の
プリントデータに対してP2,P3,P4のプリントデータを夫
々S,2S,3Sビットずつシフトさせるシフト信号を配列変
換回路に出力する。次に、DMAコントローラは、メモリ
の連続アドレスに印字順に一括格納されたプリントデー
タを、上記配列変換回路を介してバッファメモリに直接
転送し、このとき配列変換回路は上記シフト信号に応じ
て各記録素子のプリントデータをバイト単位でビットシ
フトし、ビットシフトされたプリントデータがバッファ
メモリに記憶される。上記DMAコントローラによる直接
メモリアクセス方式は、従来のプログラム制御方式のよ
うにCPUを介さないため、処理が高速で、上記バッファ
メモリに記録素子の間隔に応じてシフトされた状態で記
憶されたプリントデータは、直ちに各記録素子に出力さ
れ、高速で印字が行なわれる。
4が互いに横方向にドットピッチのＮ倍（N:整数）の間
隔をおいて配置されている場合、プロセッサは、例えば
上記Ｎを８で除した余りの値Ｓに基づき、記録素子P1の
プリントデータに対してP2,P3,P4のプリントデータを夫
々S,2S,3Sビットずつシフトさせるシフト信号を配列変
換回路に出力する。次に、DMAコントローラは、メモリ
の連続アドレスに印字順に一括格納されたプリントデー
タを、上記配列変換回路を介してバッファメモリに直接
転送し、このとき配列変換回路は上記シフト信号に応じ
て各記録素子のプリントデータをバイト単位でビットシ
フトし、ビットシフトされたプリントデータがバッファ
メモリに記憶される。上記DMAコントローラによる直接
メモリアクセス方式は、従来のプログラム制御方式のよ
うにCPUを介さないため、処理が高速で、上記バッファ
メモリに記録素子の間隔に応じてシフトされた状態で記
憶されたプリントデータは、直ちに各記録素子に出力さ
れ、高速で印字が行なわれる。
＜実施例＞ 以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明の高速印字方式を採用したインクジェ
ットプリンタのブロック図であり、１はこのプリンタの
各ブロックを制御し、ドットマトリックスの縦のドット
に対応する複数のノズルを互いに横方向にドットピッチ
ｄの整数Ｎ倍の間隔ｌ（ｌ＝Ｎ・ｄ）をおいて配置した
記録ヘッドＨ（第５図参照）の横方向走行を制御するCP
U、２は上記各ノズルのプリントデータを印字順に連続
アドレスに一括して格納するメモリとしてのRAM、３は
このRAM2から入力される各ノズルのプリントデータを上
記間隔ｌに応じたシフト信号に基づいてバイト単位でビ
ットシフトする配列変換回路、４はこの配列変換回路３
から出力されるビットシフトされたプリントデータをノ
ズル毎に連続アドレスで記憶した後、各ノズルへ出力す
るバッファメモリとしてのRAM、５は上記シフト信号を
出力し、上記RAM2とRAM4間のプリントデータの直接転送
を制御するDMA（直接メモリアクセス）コントローラで
あり、各ブロックはデータバス６のコントロールバス７
で互いに接続されている。
ットプリンタのブロック図であり、１はこのプリンタの
各ブロックを制御し、ドットマトリックスの縦のドット
に対応する複数のノズルを互いに横方向にドットピッチ
ｄの整数Ｎ倍の間隔ｌ（ｌ＝Ｎ・ｄ）をおいて配置した
記録ヘッドＨ（第５図参照）の横方向走行を制御するCP
U、２は上記各ノズルのプリントデータを印字順に連続
アドレスに一括して格納するメモリとしてのRAM、３は
このRAM2から入力される各ノズルのプリントデータを上
記間隔ｌに応じたシフト信号に基づいてバイト単位でビ
ットシフトする配列変換回路、４はこの配列変換回路３
から出力されるビットシフトされたプリントデータをノ
ズル毎に連続アドレスで記憶した後、各ノズルへ出力す
るバッファメモリとしてのRAM、５は上記シフト信号を
出力し、上記RAM2とRAM4間のプリントデータの直接転送
を制御するDMA（直接メモリアクセス）コントローラで
あり、各ブロックはデータバス６のコントロールバス７
で互いに接続されている。
上記ノズルが例えば第５図に示すようにN1,N2,N3,N4
の４個の場合、上記RAM2には、縦一列のドットに対応す
る各ノズルの最初のプリントデータを、例えば第４図に
示すように、右端の４つの列方向チャンネルに１バイト
でQ11,Q21,Q31,Q41と並べ、これらに続くプリントデー
タを印字順に行方向左方へバイト単位（図中の実線格子
参照）で並べて連続で格納し、印字一行分の最後のプリ
ントデータQ1n〜Q4nに続いてバイト単位で“00H"を格納
し、さらに図示しない続く印字一行分のデータを同様に
次々に格納している。上記CPU1は、ノズル間隔ｌ＝Ｎ・
ｄのＮ値を８で除した余りの値Ｓに基づき基準ノズルの
プリントデータに対して各ノズルのプリントデータを夫
々S,2S,3Sビットだけシフトさせるシフト信号を出力
し、このシフト信号を受けた配列変換回路３が上記RAM2
に格納されたプリントデータのバイト単位のビットシフ
トを行なう。即ち、第５図に示すＮ＝10の場合、10/8の
余りＳ＝２に基づき、第４図中の破線で示すように基準
の第１チャンネルのデータQ11,Q12,…に対し、第２チャ
ンネルQ21,Q22,…が２ビット，第３チャンネルがQ31,Q
32,…が４ビット，第４チャンネルQ41,Q42,…が６ビッ
トだけ夫々後方へシフトされ、シフトされたプリントデ
ータは、印字一行分ずつRAM4に格納される。なお、上記
配列変換回路３はCPU1が、この配列変換回路３を介さず
直接RAM4にプリントデータの書き込みやRAM4からの読み
出しを行なえるようにもなっている。
の４個の場合、上記RAM2には、縦一列のドットに対応す
る各ノズルの最初のプリントデータを、例えば第４図に
示すように、右端の４つの列方向チャンネルに１バイト
でQ11,Q21,Q31,Q41と並べ、これらに続くプリントデー
タを印字順に行方向左方へバイト単位（図中の実線格子
参照）で並べて連続で格納し、印字一行分の最後のプリ
ントデータQ1n〜Q4nに続いてバイト単位で“00H"を格納
し、さらに図示しない続く印字一行分のデータを同様に
次々に格納している。上記CPU1は、ノズル間隔ｌ＝Ｎ・
ｄのＮ値を８で除した余りの値Ｓに基づき基準ノズルの
プリントデータに対して各ノズルのプリントデータを夫
々S,2S,3Sビットだけシフトさせるシフト信号を出力
し、このシフト信号を受けた配列変換回路３が上記RAM2
に格納されたプリントデータのバイト単位のビットシフ
トを行なう。即ち、第５図に示すＮ＝10の場合、10/8の
余りＳ＝２に基づき、第４図中の破線で示すように基準
の第１チャンネルのデータQ11,Q12,…に対し、第２チャ
ンネルQ21,Q22,…が２ビット，第３チャンネルがQ31,Q
32,…が４ビット，第４チャンネルQ41,Q42,…が６ビッ
トだけ夫々後方へシフトされ、シフトされたプリントデ
ータは、印字一行分ずつRAM4に格納される。なお、上記
配列変換回路３はCPU1が、この配列変換回路３を介さず
直接RAM4にプリントデータの書き込みやRAM4からの読み
出しを行なえるようにもなっている。
第２図は、上記配列変換回路３の具体的構成例を示す
図である。この配列変換回路は、データバス6aを介して
RAM2に接続される８ビットの第１バッファレジスタ11
と、この第１バッファレジスタに従続接続される８ビッ
トの第２バッファレジスタ12と、これら両バッファレジ
スタ11,12の出力を組み合わせてデータバス6bを介してR
AM4に出力する８個の論理素子13a,13b,13c,13d,13e,13
f,13g,13hと、これらの論理素子のいずれか１つを選択
するため３ビットの２進コードをY0〜Y7の10進コードに
変換するデコーダ14と、データバス6bとデータバス6aを
この配列変換回路を介さず直接接続するためのバッファ
15からなる。
図である。この配列変換回路は、データバス6aを介して
RAM2に接続される８ビットの第１バッファレジスタ11
と、この第１バッファレジスタに従続接続される８ビッ
トの第２バッファレジスタ12と、これら両バッファレジ
スタ11,12の出力を組み合わせてデータバス6bを介してR
AM4に出力する８個の論理素子13a,13b,13c,13d,13e,13
f,13g,13hと、これらの論理素子のいずれか１つを選択
するため３ビットの２進コードをY0〜Y7の10進コードに
変換するデコーダ14と、データバス6bとデータバス6aを
この配列変換回路を介さず直接接続するためのバッファ
15からなる。
上記第１バッファレジスタ11と第２バッファレジスタ
12のクロック端子にはアンドゲート16を介して第３図に
示すような書き込み信号▲▼とRAM4のチップセレク
ト信号▲▼のアンド出力が入力される。そし
て、書き込み信号▲▼の立上りエッジに同期して、
第３図に示すように第１バッファレジスタ11にRAM2から
の最初の１バイトのプリントデータQ11が記憶され、次
のクロックで上記Q11が第２バッファレジスタ12に、Q11
に続く１バイトのプリントデータQ12が第１バッファレ
ジスタ11に夫々記憶され、両バッファレジスタの内容が
クロックに同期してバイト単位で順次更新されるように
なっている。一方、上記デコーダ14およびバッファ15の
ゲート端子にはノアゲート17を介してビットシフト実行
信号▲▼が入力され、ノアゲート17の他方の
入力は上記チップセレクト信号▲▼である。そ
して、上記ビットシフト実行信号▲▼によ
り、デコーダ14は、ノズル間隔を示すＮ値を８で除した
余りの値Ｓを表わす２進コード入力を10進コードに変換
し、対応する出力端子YSを介して論理素子13a〜13hのい
ずれかを選んで、これを動作させる一方、バッファ15
は、データバス6aと6bを配列変換回路を介して接続する
ようになっている。
12のクロック端子にはアンドゲート16を介して第３図に
示すような書き込み信号▲▼とRAM4のチップセレク
ト信号▲▼のアンド出力が入力される。そし
て、書き込み信号▲▼の立上りエッジに同期して、
第３図に示すように第１バッファレジスタ11にRAM2から
の最初の１バイトのプリントデータQ11が記憶され、次
のクロックで上記Q11が第２バッファレジスタ12に、Q11
に続く１バイトのプリントデータQ12が第１バッファレ
ジスタ11に夫々記憶され、両バッファレジスタの内容が
クロックに同期してバイト単位で順次更新されるように
なっている。一方、上記デコーダ14およびバッファ15の
ゲート端子にはノアゲート17を介してビットシフト実行
信号▲▼が入力され、ノアゲート17の他方の
入力は上記チップセレクト信号▲▼である。そ
して、上記ビットシフト実行信号▲▼によ
り、デコーダ14は、ノズル間隔を示すＮ値を８で除した
余りの値Ｓを表わす２進コード入力を10進コードに変換
し、対応する出力端子YSを介して論理素子13a〜13hのい
ずれかを選んで、これを動作させる一方、バッファ15
は、データバス6aと6bを配列変換回路を介して接続する
ようになっている。
上記各論理素子13a〜13hによる両バッファレジスタ1
1,12の出力の組み合わせ方は、第２図の結線から明らか
である。即ち、デコーダ14に例えば“000"が入力され、
出力端子Y0を介して論理素子13aが動作したとき、第２
バッファレジスタ12に第１チャンネルのデータQ
11（，……，）が、第１バッファレジスタ11に次
のデータQ12（7,……,1,0）が夫々格納されているとす
ると、論理素子13aは第２バッファレジスタ12のデータQ
11（，……，）をそのままデータバス6bに出力
し、出力されたデータV1は第３図に示すアンドゲート16
の出力信号に同期してRAM4に書き込まれる。またデコー
ダ14に例えば“010"が入力され、出力端子Y2を介して論
理素子13cが動作したとき、第２バッファレジスタ12に
第２チャンネルのデータQ21（，……，）が、第
１バッファレジスタ11に次のデータQ22（7,……,1,0）
が夫々格納されていれば、論理素子13cは第２バッファ
レジスタ12のデータQ21の上位２ビット（，）と第
１バッファレジスタ11のデータQ22の下位６ビット（5,
……０）を組み合わせてデータV1（5,……0,，）と
し、これを同様のタイミングでRAM4の第４図に示すアド
レスAdに書き込む。
1,12の出力の組み合わせ方は、第２図の結線から明らか
である。即ち、デコーダ14に例えば“000"が入力され、
出力端子Y0を介して論理素子13aが動作したとき、第２
バッファレジスタ12に第１チャンネルのデータQ
11（，……，）が、第１バッファレジスタ11に次
のデータQ12（7,……,1,0）が夫々格納されているとす
ると、論理素子13aは第２バッファレジスタ12のデータQ
11（，……，）をそのままデータバス6bに出力
し、出力されたデータV1は第３図に示すアンドゲート16
の出力信号に同期してRAM4に書き込まれる。またデコー
ダ14に例えば“010"が入力され、出力端子Y2を介して論
理素子13cが動作したとき、第２バッファレジスタ12に
第２チャンネルのデータQ21（，……，）が、第
１バッファレジスタ11に次のデータQ22（7,……,1,0）
が夫々格納されていれば、論理素子13cは第２バッファ
レジスタ12のデータQ21の上位２ビット（，）と第
１バッファレジスタ11のデータQ22の下位６ビット（5,
……０）を組み合わせてデータV1（5,……0,，）と
し、これを同様のタイミングでRAM4の第４図に示すアド
レスAdに書き込む。
上記構成のインクジェットプリンタの動作をノズル数
４個のものについて次に述べる。
４個のものについて次に述べる。
印字に先立ち、CPU1はアンドゲート16およびノアゲー
ト17にビットシフト実行信号を送り、RAM2に第４図に実
線格子の如く連続して一括格納されたプリントデータ
を、印字一行分ごとに配列変換回路３を介してRAM4に直
接転送して、各ノズルへの出力に必要なビットシフト処
理を行なう。即ち、RAM2の印字一行分のプリントデータ
は、第１ノズルに対応する第１チャンネルから行方向に
まず、Q11,Q12,……Q1n,00H,00H、続いて第２チャンネ
ルに移ってQ21,……Q2n,……,00Hと順次Q4n,00Hまで読
み出され、データバス6aを経て配列変換回路３の２段の
バッファレジスタ11,12に入力される。DMAコントローラ
５は、ノズル間隔ｌ＝Ｎ・ｄのＮ値を８で除した余りの
値Ｓを算出し、ｉチャンネルの最後のデータ１バイト
“00H"が第１バッファレジスタ11に書き込まれた時点
で、デコーダ14に３ビットの２進コードで数値ｉ・Ｓを
入力する。例えばＮ＝10ならＳ＝２となり、第１チャン
ネルの終りで2,第２チャンネルの終りで4,第３チャンネ
ルの終りで６がデコーダ14に入力され、これに応じた出
力Y2,Y4,Y6により次にチャンネルのデータをビットシフ
トさせるべく夫々論理素子13c,13e,13gが動作する。従
って、第１チャンネルのデータQ11,…Q1nは論理素子13a
によってビットシフトされずに第２バッファレジスタ12
からそのままRAM4に第４図の破線の如く書き込まれ、第
１チャンネルの終りから２番目の“00H"1バイトもその
ままRAM4の２行目先頭に書き込まれ、最後の“00H"1バ
イトが第２バッファレジスタ12にあり、第２チャンネル
の最初の１バイトQ21が第１バッファレジスタ11にある
時点で論理素子13cが動作して、第２バッファレジスタ1
2の上位２ビット“0,0"と第１バッファレジスタ11のQ21
の下位６ビットを（q5,……,q0,0,0）のように組み合わ
せてRAM4の２行２行目に第４図の破線の如く書き込む。
こうして、RAM4の２行目に格納された第２ノズルに対応
するプリントデータは、先頭が第１ノズルのプリントデ
ータに対して10ドット分ずれて連続して格納されること
になる。同様に、第２チャンネルの終りには３バイトの
“00H"データがあり、第３チャンネルの終りには４バイ
トの“00H"データがあって、夫々最後の“00H"で論理素
子13e,13gが動作するから、第４図の破線の如くRAM4の
３行目のプリントデータは先頭が（２×８＋４）ドット
分ずれ、RAM4の４行目のプリントデータは先頭が（３×
８＋６）ドット分ずれるのである。
ト17にビットシフト実行信号を送り、RAM2に第４図に実
線格子の如く連続して一括格納されたプリントデータ
を、印字一行分ごとに配列変換回路３を介してRAM4に直
接転送して、各ノズルへの出力に必要なビットシフト処
理を行なう。即ち、RAM2の印字一行分のプリントデータ
は、第１ノズルに対応する第１チャンネルから行方向に
まず、Q11,Q12,……Q1n,00H,00H、続いて第２チャンネ
ルに移ってQ21,……Q2n,……,00Hと順次Q4n,00Hまで読
み出され、データバス6aを経て配列変換回路３の２段の
バッファレジスタ11,12に入力される。DMAコントローラ
５は、ノズル間隔ｌ＝Ｎ・ｄのＮ値を８で除した余りの
値Ｓを算出し、ｉチャンネルの最後のデータ１バイト
“00H"が第１バッファレジスタ11に書き込まれた時点
で、デコーダ14に３ビットの２進コードで数値ｉ・Ｓを
入力する。例えばＮ＝10ならＳ＝２となり、第１チャン
ネルの終りで2,第２チャンネルの終りで4,第３チャンネ
ルの終りで６がデコーダ14に入力され、これに応じた出
力Y2,Y4,Y6により次にチャンネルのデータをビットシフ
トさせるべく夫々論理素子13c,13e,13gが動作する。従
って、第１チャンネルのデータQ11,…Q1nは論理素子13a
によってビットシフトされずに第２バッファレジスタ12
からそのままRAM4に第４図の破線の如く書き込まれ、第
１チャンネルの終りから２番目の“00H"1バイトもその
ままRAM4の２行目先頭に書き込まれ、最後の“00H"1バ
イトが第２バッファレジスタ12にあり、第２チャンネル
の最初の１バイトQ21が第１バッファレジスタ11にある
時点で論理素子13cが動作して、第２バッファレジスタ1
2の上位２ビット“0,0"と第１バッファレジスタ11のQ21
の下位６ビットを（q5,……,q0,0,0）のように組み合わ
せてRAM4の２行２行目に第４図の破線の如く書き込む。
こうして、RAM4の２行目に格納された第２ノズルに対応
するプリントデータは、先頭が第１ノズルのプリントデ
ータに対して10ドット分ずれて連続して格納されること
になる。同様に、第２チャンネルの終りには３バイトの
“00H"データがあり、第３チャンネルの終りには４バイ
トの“00H"データがあって、夫々最後の“00H"で論理素
子13e,13gが動作するから、第４図の破線の如くRAM4の
３行目のプリントデータは先頭が（２×８＋４）ドット
分ずれ、RAM4の４行目のプリントデータは先頭が（３×
８＋６）ドット分ずれるのである。
こうして、RAM4に印字一行分のプリントデータがビッ
トシフトされた状態で格納されると、CPU1は、アンドゲ
ート16とノアゲート17の実行信号▲▼，▲
▼，▲▼を止め、続いてRAM4の内容が、各チ
ャンネル１バイト一括で印字順にデータバス6bからバッ
ファ15を通り配列変換回路を介さず直接データバス6aを
経て記録素子である各ノズルに出力される。各ノズル
は、ノズル間隔に応じて適切にビットシフトされた上記
記録信号に従ってインクを噴射し、記録紙上には噴射イ
ンクによるドットが縦一列に並んだ状態で記録が得られ
る。
トシフトされた状態で格納されると、CPU1は、アンドゲ
ート16とノアゲート17の実行信号▲▼，▲
▼，▲▼を止め、続いてRAM4の内容が、各チ
ャンネル１バイト一括で印字順にデータバス6bからバッ
ファ15を通り配列変換回路を介さず直接データバス6aを
経て記録素子である各ノズルに出力される。各ノズル
は、ノズル間隔に応じて適切にビットシフトされた上記
記録信号に従ってインクを噴射し、記録紙上には噴射イ
ンクによるドットが縦一列に並んだ状態で記録が得られ
る。
このように、上記実施例を含む本発明では、プロセッ
サで制御されるDMAコントローラ５によって、メモリに
印字順に一括格納されたノズル等の各記録素子のプリン
トデータを、配列変換回路３を介してバッファメモリ４
に直接転送し、その際記録素子の間隔に応じたシフト信
号を配列変換回路３に出力して、転送されるプリントデ
ータを適切にバイト単位でビットシフトするようにして
いるので、従来のプログラム制御方式に比べてビットシ
フト処理が格段に高速に行なえ、従って記録素子による
高速印字が実現できる。また、上記実施例では、バッフ
ァ15を設けて配列変換回路をバイパスしてRAM4とCPU1等
の間でプリントデータの読み出し、書き込みができるよ
うにもしているので、システム制御上非常に便利であ
る。
サで制御されるDMAコントローラ５によって、メモリに
印字順に一括格納されたノズル等の各記録素子のプリン
トデータを、配列変換回路３を介してバッファメモリ４
に直接転送し、その際記録素子の間隔に応じたシフト信
号を配列変換回路３に出力して、転送されるプリントデ
ータを適切にバイト単位でビットシフトするようにして
いるので、従来のプログラム制御方式に比べてビットシ
フト処理が格段に高速に行なえ、従って記録素子による
高速印字が実現できる。また、上記実施例では、バッフ
ァ15を設けて配列変換回路をバイパスしてRAM4とCPU1等
の間でプリントデータの読み出し、書き込みができるよ
うにもしているので、システム制御上非常に便利であ
る。
なお、上記実施例では、記録素子が４個のインクジェ
ットノズルの場合について述べたが、ノズル数は４個に
限らず、記録素子がインクジェットノズルに限られない
のはいうまでもない。また、上記実施例の各ノズルを夫
々３個横方向に並べ、赤、青、黄のインクを噴射して重
ね合わせるカラー記録用インクジェットプリンタでも、
本発明を効果的に適用することができる。
ットノズルの場合について述べたが、ノズル数は４個に
限らず、記録素子がインクジェットノズルに限られない
のはいうまでもない。また、上記実施例の各ノズルを夫
々３個横方向に並べ、赤、青、黄のインクを噴射して重
ね合わせるカラー記録用インクジェットプリンタでも、
本発明を効果的に適用することができる。
＜発明の効果＞ 以上の説明で明らかなように、本発明の高速印字方式
は、ドットマトリックスの縦のドットに対応する複数の
記録素子を互いに横方向にドットピッチの整数倍の間隔
をおいて配置した記録ヘッドをもつプリンタにおいて、
プロセッサで制御されるDMAコントローラによって、メ
モリに印字順に一括格納された各記録素子のプリントデ
ータを、配列変換回路を介してバッファメモリに直接転
送し、その際、記録素子の間隔に応じたシフト信号を配
列変換回路に出力して転送されるプリントデータを適切
にバイト単位でビットシフトし、上記バッファメモリに
転送されたビットシフトされたプリントデータを記録素
子に出力して印字を行なうようにしているので、従来の
プロセッサを介するプログラム制御方式に比べてビット
シフト処理が格段に高速に行なえ、従って記録素子によ
る高速印字が実現でき、プリンタシステムの効率を著し
く向上させることができる。
は、ドットマトリックスの縦のドットに対応する複数の
記録素子を互いに横方向にドットピッチの整数倍の間隔
をおいて配置した記録ヘッドをもつプリンタにおいて、
プロセッサで制御されるDMAコントローラによって、メ
モリに印字順に一括格納された各記録素子のプリントデ
ータを、配列変換回路を介してバッファメモリに直接転
送し、その際、記録素子の間隔に応じたシフト信号を配
列変換回路に出力して転送されるプリントデータを適切
にバイト単位でビットシフトし、上記バッファメモリに
転送されたビットシフトされたプリントデータを記録素
子に出力して印字を行なうようにしているので、従来の
プロセッサを介するプログラム制御方式に比べてビット
シフト処理が格段に高速に行なえ、従って記録素子によ
る高速印字が実現でき、プリンタシステムの効率を著し
く向上させることができる。
第１図は本発明の高速印字方式を採用したインクジェッ
トプリンタのブロック図、第２図は第１図の配列変換回
路の具体的構成を示す図、第３図は上記配列変換回路の
動作を示すタイミングチャート、第４図は第１図のRAM
2,4に格納されるプリントデータの状態を示す図、第５
図はインクジェットプリンタの記録ヘッドのノズル配置
を示す図である。 １……CPU、２……RAM（メモリ）、３……配列変換回
路、４……RAM（バッファメモリ）、５……DMAコントロ
ーラ。
トプリンタのブロック図、第２図は第１図の配列変換回
路の具体的構成を示す図、第３図は上記配列変換回路の
動作を示すタイミングチャート、第４図は第１図のRAM
2,4に格納されるプリントデータの状態を示す図、第５
図はインクジェットプリンタの記録ヘッドのノズル配置
を示す図である。 １……CPU、２……RAM（メモリ）、３……配列変換回
路、４……RAM（バッファメモリ）、５……DMAコントロ
ーラ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/51 Ｂ４１Ｊ 3/04 １０４ Ｄ 3/10 １０１ Ｈ
Claims (1)
- 【請求項１】ドットマトリックスの縦のドットに対応す
る複数の記録素子を互いに横方向にドットピッチの整数
倍の間隔をおいて配置した記録ヘッドを、プロセッサの
制御下で記録紙に対して相対的に横方向に移動させなが
ら各記録素子にプリントデータを出力して印字を行なう
プリンタにおいて、 上記各記録素子のプリントデータを印字順に連続アドレ
スに一括して格納するメモリと、このメモリから入力さ
れる各記録素子のプリントデータを上記記録素子の間隔
に応じたシフト信号に基づいてバイト単位でビットシフ
トする配列変換回路と、この配列変換回路から出力され
るシフトされたプリントデータを記録素子毎に連続アド
レスで記憶した後、各記録素子へ出力するバッファメモ
リと、上記プロセッサの制御下で上記シフト信号を出力
し、上記メモリとバッファメモリ間のプリントデータの
直接転送を制御するDMAコントローラを備えて、プリン
トデータの高速印字を行なうようにしたことを特徴とす
る高速印字方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62245282A JPH085220B2 (ja) | 1987-09-29 | 1987-09-29 | 高速印字方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62245282A JPH085220B2 (ja) | 1987-09-29 | 1987-09-29 | 高速印字方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6487266A JPS6487266A (en) | 1989-03-31 |
| JPH085220B2 true JPH085220B2 (ja) | 1996-01-24 |
Family
ID=17131350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62245282A Expired - Fee Related JPH085220B2 (ja) | 1987-09-29 | 1987-09-29 | 高速印字方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH085220B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944999A (ja) * | 1982-09-06 | 1984-03-13 | Mitsubishi Electric Corp | 同期電動機の運転装置 |
| JPS6216156A (ja) * | 1985-07-16 | 1987-01-24 | Fuji Xerox Co Ltd | プリンタ制御装置 |
-
1987
- 1987-09-29 JP JP62245282A patent/JPH085220B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6487266A (en) | 1989-03-31 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |