JPH0228474B2 - - Google Patents
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- JPH0228474B2 JPH0228474B2 JP55176231A JP17623180A JPH0228474B2 JP H0228474 B2 JPH0228474 B2 JP H0228474B2 JP 55176231 A JP55176231 A JP 55176231A JP 17623180 A JP17623180 A JP 17623180A JP H0228474 B2 JPH0228474 B2 JP H0228474B2
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- address counter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
- G06K15/10—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by matrix printers
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F40/00—Handling natural language data
- G06F40/10—Text processing
- G06F40/103—Formatting, i.e. changing of presentation of documents
- G06F40/109—Font handling; Temporal or kinetic typography
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- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Artificial Intelligence (AREA)
- Audiology, Speech & Language Pathology (AREA)
- Computational Linguistics (AREA)
- General Health & Medical Sciences (AREA)
- Mathematical Physics (AREA)
- Dot-Matrix Printers And Others (AREA)
Description
【発明の詳細な説明】
本発明は、簡単な回路によつて縦印字又は横印
字を行い得るようになつた縦横印字可能なプリン
タ装置に関するものである。
字を行い得るようになつた縦横印字可能なプリン
タ装置に関するものである。
従来の印字装置においては、文字の縦方向中心
線がキヤリアの移動方向と直角をなすように印字
されている。このような印字の仕方を横印字とい
う。しかし最近ではドツト・プリンタで以て縦書
きの文章、即ち縦印字を行うことも行われてい
る。第１図イは横印字を示すものであり、第１図
ロは縦文字印字を示すものである。ドツト・プリ
ンタで縦文字および横文字印字を行う方法として
は従来から種々の方法が提案されているが、１つ
の方法は縦印字用の文字発生器および横印字用の
文字発生器をそれぞれ別々に用意する方法であ
り、他の方法は１つの文字発生器を縦印字用およ
び横印字用に共用する方法である。前者の方法は
金物が増大するという欠点がある。後者の方法は
金物が前者のものに比し少なくなるという長所を
有しているが、従来のこの種の印字制御方式は制
御回路が著しく複雑になるという欠点を有してい
る。
線がキヤリアの移動方向と直角をなすように印字
されている。このような印字の仕方を横印字とい
う。しかし最近ではドツト・プリンタで以て縦書
きの文章、即ち縦印字を行うことも行われてい
る。第１図イは横印字を示すものであり、第１図
ロは縦文字印字を示すものである。ドツト・プリ
ンタで縦文字および横文字印字を行う方法として
は従来から種々の方法が提案されているが、１つ
の方法は縦印字用の文字発生器および横印字用の
文字発生器をそれぞれ別々に用意する方法であ
り、他の方法は１つの文字発生器を縦印字用およ
び横印字用に共用する方法である。前者の方法は
金物が増大するという欠点がある。後者の方法は
金物が前者のものに比し少なくなるという長所を
有しているが、従来のこの種の印字制御方式は制
御回路が著しく複雑になるという欠点を有してい
る。
本発明は、上記の考察に基づくものであつて、
１個の文字パターン・メモリから縦印字用のパタ
ーン・データ又は横印字用のパターン・データを
簡単な回路によつて取出し得るようにした縦横印
字可能なプリンタ装置を提供することを目的とし
ている。そしてそのため、本発明の縦横印字可能
なプリンタ装置は、 ｌビツトより成るｍ×ｎ個の部分領域に分割さ
れた文字パターンの第ｉ行ｋ列（但し、ｉ＝０、
１、２…ｍ−１、ｋ＝０、１、２…ｎ−１）の部
分領域のドツト情報を（ｉ×ｎ＋ｋ）の相対番地
に格納するパターン・メモリ６と、 ｍ進の行方向アドレス・カウンタ、ｎ進の列方
向アドレス・カウンタ及びワード内のビツト位置
を指定するｌ進のビツト方向アドレス・カウンタ
を有するカウンタ群３と、 横印字の場合には、行方向アドレス・カウンタ
が所定値になつた回数をビツト方向アドレス・カ
ウンタが計数し、ビツト方向アドレス・カウンタ
が所定値になつた回数を列方向アドレス・カウン
タが計数するように、上記カウンタ群３を接続
し、縦印字の場合には、ビツト方向アドレス・カ
ウンタが所定値になつた回数を列方向アドレス・
カウンタが計数し、列方向アドレス・カウンタが
所定値になつた回数を行方向アドレス・カウンタ
が計数するように、上記カウンタ群３を接続する
カウンタ制御回路２と、 上記行方向アドレス・カウンタの内容と列方向
アドレス・カウンタの内容とを結合したものに対
応するパターン・メモリ読出アドレスを生成する
アドレス変換回路４と、 上記ビツト方向アドレス・カウンタの内容に基
づいて上記パターン・メモリ６から読出されたデ
ータの中の１ビツトを選択する出力データ選択回
路７と、 出力データ選択回路７の出力をｍビツトの印字
パターンとする直列入力／並列出力変換回路８と
を具備することを特徴とするものである。以下、
本発明を図面を参照しつつ説明する。
１個の文字パターン・メモリから縦印字用のパタ
ーン・データ又は横印字用のパターン・データを
簡単な回路によつて取出し得るようにした縦横印
字可能なプリンタ装置を提供することを目的とし
ている。そしてそのため、本発明の縦横印字可能
なプリンタ装置は、 ｌビツトより成るｍ×ｎ個の部分領域に分割さ
れた文字パターンの第ｉ行ｋ列（但し、ｉ＝０、
１、２…ｍ−１、ｋ＝０、１、２…ｎ−１）の部
分領域のドツト情報を（ｉ×ｎ＋ｋ）の相対番地
に格納するパターン・メモリ６と、 ｍ進の行方向アドレス・カウンタ、ｎ進の列方
向アドレス・カウンタ及びワード内のビツト位置
を指定するｌ進のビツト方向アドレス・カウンタ
を有するカウンタ群３と、 横印字の場合には、行方向アドレス・カウンタ
が所定値になつた回数をビツト方向アドレス・カ
ウンタが計数し、ビツト方向アドレス・カウンタ
が所定値になつた回数を列方向アドレス・カウン
タが計数するように、上記カウンタ群３を接続
し、縦印字の場合には、ビツト方向アドレス・カ
ウンタが所定値になつた回数を列方向アドレス・
カウンタが計数し、列方向アドレス・カウンタが
所定値になつた回数を行方向アドレス・カウンタ
が計数するように、上記カウンタ群３を接続する
カウンタ制御回路２と、 上記行方向アドレス・カウンタの内容と列方向
アドレス・カウンタの内容とを結合したものに対
応するパターン・メモリ読出アドレスを生成する
アドレス変換回路４と、 上記ビツト方向アドレス・カウンタの内容に基
づいて上記パターン・メモリ６から読出されたデ
ータの中の１ビツトを選択する出力データ選択回
路７と、 出力データ選択回路７の出力をｍビツトの印字
パターンとする直列入力／並列出力変換回路８と
を具備することを特徴とするものである。以下、
本発明を図面を参照しつつ説明する。
第２図はパターン・メモリ上の印字パターンを
示す図、第３図はパターン・メモリの概念図、第
４図は横印字の場合の読出し順序を説明する図、
第５図は縦印字の場合の読出し順序を説明する
図、第６図は本発明の縦横印字可能なプリンタ装
置の１実施例のブロツク図、第７図はカウンタ回
路の１実施例のブロツク図である。
示す図、第３図はパターン・メモリの概念図、第
４図は横印字の場合の読出し順序を説明する図、
第５図は縦印字の場合の読出し順序を説明する
図、第６図は本発明の縦横印字可能なプリンタ装
置の１実施例のブロツク図、第７図はカウンタ回
路の１実施例のブロツク図である。
１個の文字は24×24ドツトから構成されてい
る。第２図イに示すように、24×24ドツトの文字
を横方向に24行、縦方向に３列に分割すると、各
分割領域には８個のドツトが存在することにな
る。第２図ロは１文字分のパターン・メモリの構
成を示すものである。この１文字分のパターン・
メモリ領域は72ワード×１バイトのものである。
第２図イの第１行第１列の分割領域をパターン・
メモリの第０番地に、第１行第２列の分割領域を
パターン・メモリの第１番地に、第１行第３列の
分割領域をパターン・メモリの第２番地に割当て
る。以下、同様にして第２図イの第24行第１列の
分割領域をパターン・メモリの第69番地に、第24
行第２列の分割領域を第70番地に、第24行第３列
の分割領域をパターン・メモリの第71番地に割当
てる。
る。第２図イに示すように、24×24ドツトの文字
を横方向に24行、縦方向に３列に分割すると、各
分割領域には８個のドツトが存在することにな
る。第２図ロは１文字分のパターン・メモリの構
成を示すものである。この１文字分のパターン・
メモリ領域は72ワード×１バイトのものである。
第２図イの第１行第１列の分割領域をパターン・
メモリの第０番地に、第１行第２列の分割領域を
パターン・メモリの第１番地に、第１行第３列の
分割領域をパターン・メモリの第２番地に割当て
る。以下、同様にして第２図イの第24行第１列の
分割領域をパターン・メモリの第69番地に、第24
行第２列の分割領域を第70番地に、第24行第３列
の分割領域をパターン・メモリの第71番地に割当
てる。
第３図はパターン・メモリの概念図である。文
字を構成する１個のドツトは、行アドレスと列ア
ドレスによつてそのドツトの属する分割領域を指
定し、しかる後に分割領域内のドツトの位置を指
定することによつて、特定することが出来る。即
ち、１個のドツト情報は、行アドレス方向の位
置、列アドレス方向の位置およびビツト方向の位
置によつて特定することが出来る。
字を構成する１個のドツトは、行アドレスと列ア
ドレスによつてそのドツトの属する分割領域を指
定し、しかる後に分割領域内のドツトの位置を指
定することによつて、特定することが出来る。即
ち、１個のドツト情報は、行アドレス方向の位
置、列アドレス方向の位置およびビツト方向の位
置によつて特定することが出来る。
第４図は横印字の場合の読出し順序を示すもの
である。同図における１、２、…、24等の数字
は、正の列アドレス方向に延びる24ドツトよりな
るドツト列の読出順序を示している。また、印字
ピンは24ピンのものと仮定している。横印字のの
場合には、初期状態においては行方向アドレス、
列方向アドレスおよびビツト方向アドレスを
“０”とする。次に、行方向アドレスを順次更新
してドツト情報の読出しを行い、行方向アドレス
が“23”になつたら行方向アドレスを“０”に
し、ビツト方向アドレスを“１”として行方向ア
ドレスを順次更新して行く。このような動作を繰
返し、ビツト方向アドレスが“７”、行方向アド
レスが“23”になつたら、次は行方向アドレスを
“０”列方向アドレスを“１”、ビツト方向アドレ
スを“０”とし、次に行方向アドレスを順次更新
して行く。このような動作を繰返して行くと、パ
ターン・メモリ内の文字の横印字を行うことが出
来る。
である。同図における１、２、…、24等の数字
は、正の列アドレス方向に延びる24ドツトよりな
るドツト列の読出順序を示している。また、印字
ピンは24ピンのものと仮定している。横印字のの
場合には、初期状態においては行方向アドレス、
列方向アドレスおよびビツト方向アドレスを
“０”とする。次に、行方向アドレスを順次更新
してドツト情報の読出しを行い、行方向アドレス
が“23”になつたら行方向アドレスを“０”に
し、ビツト方向アドレスを“１”として行方向ア
ドレスを順次更新して行く。このような動作を繰
返し、ビツト方向アドレスが“７”、行方向アド
レスが“23”になつたら、次は行方向アドレスを
“０”列方向アドレスを“１”、ビツト方向アドレ
スを“０”とし、次に行方向アドレスを順次更新
して行く。このような動作を繰返して行くと、パ
ターン・メモリ内の文字の横印字を行うことが出
来る。
第５図は縦印字の場合の読出し順序を示すもの
である。同図における１、２、３、４、５、６…
等の数字は、負のビツト方向に延びる８ドツトよ
りなるドツト列の読出順序を示している。縦方向
印字の場合には初期状態の行方向アドレスが
“０”、列方向アドレスが“２”、ビツト方向アド
レスが“７”となる。読出しが開始されると、ビ
ツト方向アドレスが順次−１され、ビツト方向ア
ドレスが“０”となると、次は列方向アドレスが
“１”とされると共にビツト方向アドレスが“７”
とされ、ビツト方向アドレスが順次−１されて行
く。ビツト方向アドレスが“０”となると、次の
列方向アドレスが“０”、ビツト方向アドレスが
“７”とされ、ビツト方向アドレスが順次−１さ
れて行く。ビツト方向アドレスが“０”となると
次は行方向アドレスが“１”、列方向アドレスが
“２”、ビツト方向アドレスが“７”とされる。以
下、同様な動作を繰返して行くと、パターン・メ
モリ内の文字の縦印字を行うことが出来る。
である。同図における１、２、３、４、５、６…
等の数字は、負のビツト方向に延びる８ドツトよ
りなるドツト列の読出順序を示している。縦方向
印字の場合には初期状態の行方向アドレスが
“０”、列方向アドレスが“２”、ビツト方向アド
レスが“７”となる。読出しが開始されると、ビ
ツト方向アドレスが順次−１され、ビツト方向ア
ドレスが“０”となると、次は列方向アドレスが
“１”とされると共にビツト方向アドレスが“７”
とされ、ビツト方向アドレスが順次−１されて行
く。ビツト方向アドレスが“０”となると、次の
列方向アドレスが“０”、ビツト方向アドレスが
“７”とされ、ビツト方向アドレスが順次−１さ
れて行く。ビツト方向アドレスが“０”となると
次は行方向アドレスが“１”、列方向アドレスが
“２”、ビツト方向アドレスが“７”とされる。以
下、同様な動作を繰返して行くと、パターン・メ
モリ内の文字の縦印字を行うことが出来る。
第６図は本発明の縦横印字可能なプリンタ装置
の１実施例のブロツク図である。第６図におい
て、１はカウンタ回路、２はカウンタ制御回路、
３はカウンタ群、４はアドレス変換回路、５はア
ドレス情報選択回路、６はパターン・メモリ、７
は出力データ選択回路、８は直列入力／並列出力
変換回路、Ｓ１ないしＳ８は信号線をそれぞれ示
している。
の１実施例のブロツク図である。第６図におい
て、１はカウンタ回路、２はカウンタ制御回路、
３はカウンタ群、４はアドレス変換回路、５はア
ドレス情報選択回路、６はパターン・メモリ、７
は出力データ選択回路、８は直列入力／並列出力
変換回路、Ｓ１ないしＳ８は信号線をそれぞれ示
している。
カウンタ回路１は、行方向アドレス、列方向ア
ドレスおよびビツト方向アドレスを作成するもの
である。カウンタ制御回路２は縦印字／横印字指
示信号Ｈ／Ｖに基づき、カウンタ群３のカウンタ
間の接続などを制御するものである。カウンタ群
は、行方向アドレス、列方向アドレスおよびビツ
ト方向アドレスを示す３種類のカウンタを有して
いる。アドレス変換回路４は、カウンタ回路１の
生成する行方向アドレスおよび列方向アドレスを
パターン・メモリ・アドレスに変換するものであ
り、例えばROMから構成されている。アドレス
情報選択回路５は、アドレス線Ｓ３又はアドレス
線Ｓ４上のいずれか一方のアドレスをアドレス選
択線Ｓ１の信号に基づいて選択するものである。
パターン・メモリＳ６は、さきに述べたように72
ワード×１バイトの領域が１文字に対して割当ら
れているものであり、文字領域は文字コードで指
定されるものである。出力データ選択回路７は、
パターン・メモリ６から読出された１バイトのデ
ータの中から信号線Ｓ６上のビツト方向アドレス
に基づき１ビツトを選択するものである。直列入
力／並列出力変換回路８は、３バイトのデータが
送り込まれると、これを並列信号として出力する
ものである。信号線Ｓ１はアドレス選択線でであ
つて、例えば「１」のときは信号線Ｓ３のパター
ン・アドレスを選択し、「０」のときは信号線Ｓ
４のアドレスを選択する。信号線Ｓ２は、パター
ン・メモリ６に対して入力パターンを送るための
ものである。信号線Ｓ５のアドレスは、パター
ン・メモリ６となるものである。信号線Ｓ６は、
ビツト方向アドレスを出力データ選択回路７へ送
るためのものである。信号線Ｓ７は24ビツト構成
のものであつて、信号線Ｓ７は印字パターン・デ
ータを伝送するためのものである。アドレス変換
回路４の中には、縦印字用のROMと横印字用の
ROMとが存在するが、信号線Ｓ８上の信号は２
種類のROMのうちの、いずれを使用すべきかを
指定するものである。
ドレスおよびビツト方向アドレスを作成するもの
である。カウンタ制御回路２は縦印字／横印字指
示信号Ｈ／Ｖに基づき、カウンタ群３のカウンタ
間の接続などを制御するものである。カウンタ群
は、行方向アドレス、列方向アドレスおよびビツ
ト方向アドレスを示す３種類のカウンタを有して
いる。アドレス変換回路４は、カウンタ回路１の
生成する行方向アドレスおよび列方向アドレスを
パターン・メモリ・アドレスに変換するものであ
り、例えばROMから構成されている。アドレス
情報選択回路５は、アドレス線Ｓ３又はアドレス
線Ｓ４上のいずれか一方のアドレスをアドレス選
択線Ｓ１の信号に基づいて選択するものである。
パターン・メモリＳ６は、さきに述べたように72
ワード×１バイトの領域が１文字に対して割当ら
れているものであり、文字領域は文字コードで指
定されるものである。出力データ選択回路７は、
パターン・メモリ６から読出された１バイトのデ
ータの中から信号線Ｓ６上のビツト方向アドレス
に基づき１ビツトを選択するものである。直列入
力／並列出力変換回路８は、３バイトのデータが
送り込まれると、これを並列信号として出力する
ものである。信号線Ｓ１はアドレス選択線でであ
つて、例えば「１」のときは信号線Ｓ３のパター
ン・アドレスを選択し、「０」のときは信号線Ｓ
４のアドレスを選択する。信号線Ｓ２は、パター
ン・メモリ６に対して入力パターンを送るための
ものである。信号線Ｓ５のアドレスは、パター
ン・メモリ６となるものである。信号線Ｓ６は、
ビツト方向アドレスを出力データ選択回路７へ送
るためのものである。信号線Ｓ７は24ビツト構成
のものであつて、信号線Ｓ７は印字パターン・デ
ータを伝送するためのものである。アドレス変換
回路４の中には、縦印字用のROMと横印字用の
ROMとが存在するが、信号線Ｓ８上の信号は２
種類のROMのうちの、いずれを使用すべきかを
指定するものである。
第７図はカウンタ回路の１実施例を示すもので
ある。同図において、９は24進カウンタ、１０は
８進カウンタ、１１は３進カウンタをそれぞれ示
している。24進カウンタ９は行方向アドレスを指
定するものであり、３進カウンタ１０は列方向ア
ドレス、８進カウンタ１０はビツト方向アドレス
を示すものである。カウンタ９，１０，１１はア
ツプ・カウンタである。なお、実線は横印字の場
合の接続を示しており、点線は縦印字の場合の接
続を示している。
ある。同図において、９は24進カウンタ、１０は
８進カウンタ、１１は３進カウンタをそれぞれ示
している。24進カウンタ９は行方向アドレスを指
定するものであり、３進カウンタ１０は列方向ア
ドレス、８進カウンタ１０はビツト方向アドレス
を示すものである。カウンタ９，１０，１１はア
ツプ・カウンタである。なお、実線は横印字の場
合の接続を示しており、点線は縦印字の場合の接
続を示している。
横印字の場合、24進カウンタ９のキヤリーは８
進カウンタに入力され、８進カウンタ１０のキヤ
リーは３進カウンタ１１に入力される。24進カウ
ンタ９の内容と３進カウンタ１１の内容はパター
ン・メモリの１文字領域内のアドレスを指定する
ものであり、これらを結合したものがアドレス変
換回路４に送られる。例えば24進カウンタ９の内
容が「10111」、３進カウンタ１１が「00」の場合
には、アドレス変換回路４はパターン・メモリ６
の第69番地を指定する。８進カウンタ１０の内容
は、出力データ選択回路７で選択すべきビツトを
指定する。８進カウンタ１１の内容が例えば
「000」のときは、出力データ選択回路７は最も左
側のビツトを選択する。
進カウンタに入力され、８進カウンタ１０のキヤ
リーは３進カウンタ１１に入力される。24進カウ
ンタ９の内容と３進カウンタ１１の内容はパター
ン・メモリの１文字領域内のアドレスを指定する
ものであり、これらを結合したものがアドレス変
換回路４に送られる。例えば24進カウンタ９の内
容が「10111」、３進カウンタ１１が「00」の場合
には、アドレス変換回路４はパターン・メモリ６
の第69番地を指定する。８進カウンタ１０の内容
は、出力データ選択回路７で選択すべきビツトを
指定する。８進カウンタ１１の内容が例えば
「000」のときは、出力データ選択回路７は最も左
側のビツトを選択する。
縦印字の場合には、８進カウンタ１０のキヤリ
が３進カウンタ１１に入力され、３進カウンタ１
１のキヤリが24進カウンタ９に入力される。24進
カウンタ９の内容と３進カウンタ１１の内容はパ
ターン・メモリ６の１文字領域内のアドレスを指
定する。例えば、24進カウンタ９の内容が
「00001」、３進カウンタ１１の内容が「00」のと
きは、アドレス変換回路４はパターン・メモリ６
の第５番地を指定する。８進カウンタ１１の内容
が「000」のときは、出力データ選択回路の最も
右側のビツトを選択する。なお、８進カウンタ１
０および３進カウンタ１１をダウン・カウンタと
し、初期値として、８進カウンタ１０に“７”、
３進カウンタ１１に“２”をセツトしておくと、
横印字のときと同じアドレス変換用のROMを使
用することが出来る。
が３進カウンタ１１に入力され、３進カウンタ１
１のキヤリが24進カウンタ９に入力される。24進
カウンタ９の内容と３進カウンタ１１の内容はパ
ターン・メモリ６の１文字領域内のアドレスを指
定する。例えば、24進カウンタ９の内容が
「00001」、３進カウンタ１１の内容が「00」のと
きは、アドレス変換回路４はパターン・メモリ６
の第５番地を指定する。８進カウンタ１１の内容
が「000」のときは、出力データ選択回路の最も
右側のビツトを選択する。なお、８進カウンタ１
０および３進カウンタ１１をダウン・カウンタと
し、初期値として、８進カウンタ１０に“７”、
３進カウンタ１１に“２”をセツトしておくと、
横印字のときと同じアドレス変換用のROMを使
用することが出来る。
以上の説明から明らかなように、本発明によれ
ば、縦印字の場合におけるパターン・メモリから
のドツト情報の読出しと、横印字の場合における
ドツト情報の読出しとを、共通の金物を利用して
実行することが出来、従来方式に比し金物量を大
幅に削減できるという効果が得られる。
ば、縦印字の場合におけるパターン・メモリから
のドツト情報の読出しと、横印字の場合における
ドツト情報の読出しとを、共通の金物を利用して
実行することが出来、従来方式に比し金物量を大
幅に削減できるという効果が得られる。
第１図は縦印字および横印字を説明する図、第
２図はパターン・メモリ上の印字パターンを示す
図、第３図はパターン・メモリの概念図、第４図
は横印字の場合の読出し順序を説明する図、第５
図は縦印字の場合の読出し順序を説明する図、第
６図は本発明の縦横印字可能なプリンタ装置の１
実施例のブロツク図、第７図はカウンタ回路の１
実施例のブロツク図である。 １……カウンタ回路、２……カウンタ制御回
路、３……カウンタ群、４……アドレス変換回
路、５……アドレス情報選択回路、６……パター
ン・メモリ、７……出力データ選択回路、８……
直列入力／並列出力変換回路、Ｓ１ないしＳ８…
…信号線、９……24進カウンタ、１０……８進カ
ウンタ、１１……３進カウンタ。
２図はパターン・メモリ上の印字パターンを示す
図、第３図はパターン・メモリの概念図、第４図
は横印字の場合の読出し順序を説明する図、第５
図は縦印字の場合の読出し順序を説明する図、第
６図は本発明の縦横印字可能なプリンタ装置の１
実施例のブロツク図、第７図はカウンタ回路の１
実施例のブロツク図である。 １……カウンタ回路、２……カウンタ制御回
路、３……カウンタ群、４……アドレス変換回
路、５……アドレス情報選択回路、６……パター
ン・メモリ、７……出力データ選択回路、８……
直列入力／並列出力変換回路、Ｓ１ないしＳ８…
…信号線、９……24進カウンタ、１０……８進カ
ウンタ、１１……３進カウンタ。
Claims (1)
- 【特許請求の範囲】 １ ｌビツトより成るｍ×ｎ個の部分領域に分割
された文字パターンの第ｉ行ｋ列（但し、ｉ＝
０、１、２…ｍ−１、ｋ＝０、１、２…ｎ−１）
の部分領域のドツト情報を（ｉ×ｎ＋ｋ）の相対
番地に格納するパターン・メモリ６と、 ｍ進の行方向アドレス・カウンタ、ｎ進の列方
向アドレス・カウンタ及びワード内のビツト位置
を指定するｌ進のビツト方向アドレス・カウンタ
を有するカウンタ群３と、 横印字の場合には、行方向アドレス・カウンタ
が所定値になつた回数をビツト方向アドレス・カ
ウンタが計数し、ビツト方向アドレス・カウンタ
が所定値になつた回数を列方向アドレス・カウン
タが計数するように、上記カウンタ群３を接続
し、縦印字の場合には、ビツト方向アドレス・カ
ウンタが所定値になつた回数を列方向アドレス・
カウンタが計数し、列方向アドレス・カウンタが
所定値になつた回数を行方向アドレス・カウンタ
が計数するように、上記カウンタ群３を接続する
カウンタ制御回路２と、 上記行方向アドレス・カウンタの内容と列方向
アドレス・カウンタの内容とを結合したものに対
応するパターン・メモリ読出アドレスを生成する
アドレス変換回路４と、 上記ビツト方向アドレス・カウンタの内容に基
づいて上記パターン・メモリ６から読出されたデ
ータの中の１ビツトを選択する出力データ選択回
路７と、 出力データ選択回路７の出力をｍビツトの印字
パターンとする直列入力／並列出力変換回路８と
を具備することを特徴とする縦横印字可能なプリ
ンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176231A JPS57100581A (en) | 1980-12-13 | 1980-12-13 | Print control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176231A JPS57100581A (en) | 1980-12-13 | 1980-12-13 | Print control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100581A JPS57100581A (en) | 1982-06-22 |
| JPH0228474B2 true JPH0228474B2 (ja) | 1990-06-25 |
Family
ID=16009921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55176231A Granted JPS57100581A (en) | 1980-12-13 | 1980-12-13 | Print control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100581A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960476A (ja) * | 1982-09-30 | 1984-04-06 | 株式会社東芝 | 漢字パタ−ンメモリ読出し方式 |
| JPS59124369A (ja) * | 1982-12-29 | 1984-07-18 | 富士通株式会社 | 文字パタ−ン変換方式 |
| JPS61233558A (ja) * | 1985-03-01 | 1986-10-17 | Hitachi Ltd | 文字変換方式 |
| JPH0812545B2 (ja) * | 1985-03-20 | 1996-02-07 | 株式会社日立製作所 | パターンデータ出力制御装置 |
| JPH0747324B2 (ja) * | 1987-06-16 | 1995-05-24 | 三菱電機株式会社 | プリンタ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119631A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Control unit for printer |
| JPS54144824A (en) * | 1978-05-02 | 1979-11-12 | Fujitsu Ltd | Print control system |
| JPS5520574A (en) * | 1978-08-01 | 1980-02-14 | Toshiba Corp | Print pattern conversion system |
-
1980
- 1980-12-13 JP JP55176231A patent/JPS57100581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100581A (en) | 1982-06-22 |
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