JPH0661484A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0661484A JPH0661484A JP4107188A JP10718892A JPH0661484A JP H0661484 A JPH0661484 A JP H0661484A JP 4107188 A JP4107188 A JP 4107188A JP 10718892 A JP10718892 A JP 10718892A JP H0661484 A JPH0661484 A JP H0661484A
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Landscapes
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Abstract
(57)【要約】
【目的】ＭＯＳ型の半導体装置の耐放射線性の向上を可
能にする。 【構成】ソース・ドレイン間のリーク電流防止用のＰ+
拡散層７を有するＭＯＳ型半導体装置のソース・ドレイ
ン間リーク電流を一層抑えるために、不純物濃度の異な
る２重のウェル構造を備えている。すなわち従来からの
Ｐウェル２の外周部もしくはゲート電極に直交するＰウ
ェルの両辺側に、このＰウェルよりも不純物濃度の高い
第２のＰウェル（Ｐ+ ウェル）３を配し、しかも第２の
Ｐウェルがフィールド絶縁膜５とゲート酸化膜６の段差
部に位置するような構造を有している。
能にする。 【構成】ソース・ドレイン間のリーク電流防止用のＰ+
拡散層７を有するＭＯＳ型半導体装置のソース・ドレイ
ン間リーク電流を一層抑えるために、不純物濃度の異な
る２重のウェル構造を備えている。すなわち従来からの
Ｐウェル２の外周部もしくはゲート電極に直交するＰウ
ェルの両辺側に、このＰウェルよりも不純物濃度の高い
第２のＰウェル（Ｐ+ ウェル）３を配し、しかも第２の
Ｐウェルがフィールド絶縁膜５とゲート酸化膜６の段差
部に位置するような構造を有している。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
耐放射線性を有するＭＯＳ型半導体装置のソース・ドレ
イン間のリーク電流の抑制を可能にするウェルの形状に
関する。
耐放射線性を有するＭＯＳ型半導体装置のソース・ドレ
イン間のリーク電流の抑制を可能にするウェルの形状に
関する。
【０００２】
【従来の技術】特殊環境下、特に宇宙空間や原子力施設
内で用いられる半導体装置は通常のものに比べさまざま
な性能が要求される。例えば耐放射線性は重要な要素の
一つであり、人工衛星、ロケットなど宇宙用機器に利用
される半導体装置では特に重要である。
内で用いられる半導体装置は通常のものに比べさまざま
な性能が要求される。例えば耐放射線性は重要な要素の
一つであり、人工衛星、ロケットなど宇宙用機器に利用
される半導体装置では特に重要である。
【０００３】従来の技術を説明する前に、放射線による
半導体装置の劣化メカニズムを簡単に説明する。図３は
半導体基板表面に形成された酸化膜１３に、ガンマ線に
代表されるような放射線１２が照射された場合の断面図
である。放射線の照射により酸化膜１３中で電離が起こ
り、正電荷・負電荷からなる生成電荷１４が形成され
る。両電荷の中、移動度の大きい負電荷（電子）はただ
ちに拡散および再結合し消滅する。しかし移動度の小さ
な正電荷は酸化膜１３中に取り残されてしまう。この正
電荷は徐々に酸化膜１３と基板との間にトラップされ固
定電荷となる。特にゲート電極８に正の電位が印加され
ていると、この現象が進行しやすい。この電荷により酸
化膜１３下に反転層１５が生じ寄生ＭＯＳトランジスタ
を形成する。しかもこの反転層１５の形成は、フィール
ド酸化膜のような厚い酸化膜（７００〜８００ｎｍ程
度）の方が顕著であるため、この反転層を通るリーク電
流経路に沿って不要な電流がソース・ドレイン間に流れ
る。
半導体装置の劣化メカニズムを簡単に説明する。図３は
半導体基板表面に形成された酸化膜１３に、ガンマ線に
代表されるような放射線１２が照射された場合の断面図
である。放射線の照射により酸化膜１３中で電離が起こ
り、正電荷・負電荷からなる生成電荷１４が形成され
る。両電荷の中、移動度の大きい負電荷（電子）はただ
ちに拡散および再結合し消滅する。しかし移動度の小さ
な正電荷は酸化膜１３中に取り残されてしまう。この正
電荷は徐々に酸化膜１３と基板との間にトラップされ固
定電荷となる。特にゲート電極８に正の電位が印加され
ていると、この現象が進行しやすい。この電荷により酸
化膜１３下に反転層１５が生じ寄生ＭＯＳトランジスタ
を形成する。しかもこの反転層１５の形成は、フィール
ド酸化膜のような厚い酸化膜（７００〜８００ｎｍ程
度）の方が顕著であるため、この反転層を通るリーク電
流経路に沿って不要な電流がソース・ドレイン間に流れ
る。
【０００４】図４（ａ）〜（ｃ）は、このソース・ドレ
イン間のリーク電流を防ぐための従来の半導体装置の平
面図、Ａ−Ａ線及びＢ−Ｂ線断面図であり、特に平面図
ではフィールド酸化膜５を除いてある。すなわち、Ｎ型
シリコン基板１にＰウェル２を設け、このＰウェル２内
にソース・ドレインのＮ+ 型拡散層９を設け、更にソー
ス・ドレイン拡散領域の両端のゲート酸化膜６の下に高
濃度のＰ+ 拡散層７を設け、フィールド酸化膜５下のリ
ーク電流経路の形成を抑えたものである。また一般に放
射線によってリーク電流が問題となるのは、捕獲される
生成電荷が正電荷であることからＮチャネルトランジス
タが対象となり、上記の方策は通常Ｐチャネルトランジ
スタには適用されない。
イン間のリーク電流を防ぐための従来の半導体装置の平
面図、Ａ−Ａ線及びＢ−Ｂ線断面図であり、特に平面図
ではフィールド酸化膜５を除いてある。すなわち、Ｎ型
シリコン基板１にＰウェル２を設け、このＰウェル２内
にソース・ドレインのＮ+ 型拡散層９を設け、更にソー
ス・ドレイン拡散領域の両端のゲート酸化膜６の下に高
濃度のＰ+ 拡散層７を設け、フィールド酸化膜５下のリ
ーク電流経路の形成を抑えたものである。また一般に放
射線によってリーク電流が問題となるのは、捕獲される
生成電荷が正電荷であることからＮチャネルトランジス
タが対象となり、上記の方策は通常Ｐチャネルトランジ
スタには適用されない。
【０００５】
【発明が解決しようとする課題】上述した耐放射線性を
有する半導体装置のソース・ドレイン間のリーク電流防
止用Ｐ+ 拡散層７は、リーク電流経路となるフィールド
酸化膜とソース・ドレインとなるＮ+ 拡散層９の間に間
隙なく存在していればその効果は十分ある。しかしなが
ら放射線照射量が１０ＫＧｙ以上になると、図５
（ａ），（ｂ）に示すようなリーク電流経路１６が無視
できなくなる。すなわち図５（ａ），（ｂ）において点
線１６で示されるリーク電流は、フィールド酸化膜５の
周辺に沿って流れるリーク電流であるが、このリーク電
流を抑えるべきＰ+ 拡散層７とフィールド酸化膜５の間
のわずかな間隙で放射線による反転が起こり、ソース・
ドレイン間リーク電流を生じる。このわずかな間隙は主
として拡散工程に起因するところが大きい。
有する半導体装置のソース・ドレイン間のリーク電流防
止用Ｐ+ 拡散層７は、リーク電流経路となるフィールド
酸化膜とソース・ドレインとなるＮ+ 拡散層９の間に間
隙なく存在していればその効果は十分ある。しかしなが
ら放射線照射量が１０ＫＧｙ以上になると、図５
（ａ），（ｂ）に示すようなリーク電流経路１６が無視
できなくなる。すなわち図５（ａ），（ｂ）において点
線１６で示されるリーク電流は、フィールド酸化膜５の
周辺に沿って流れるリーク電流であるが、このリーク電
流を抑えるべきＰ+ 拡散層７とフィールド酸化膜５の間
のわずかな間隙で放射線による反転が起こり、ソース・
ドレイン間リーク電流を生じる。このわずかな間隙は主
として拡散工程に起因するところが大きい。
【０００６】すなわち図６に示すように、ゲート酸化膜
６形成後にフォトレジスト膜１０をマスクとして、選択
的に自己整合（セルフアライン）によりＢ+ （ボロン）
を注入し、フィールド酸化膜５とＮ+ 拡散層９との間に
Ｐ+ 拡散層７を形成しているが、酸化膜は、フィールド
酸化膜５の周辺の厚い酸化膜（７００〜８００ｎｍ）か
ら薄い数１０ｎｍ程度のゲート酸化膜６に変化するた
め、フィールド酸化膜側の方ではＢ+ の不純物濃度が低
くなり、リーク電流抑制効果が低下する。
６形成後にフォトレジスト膜１０をマスクとして、選択
的に自己整合（セルフアライン）によりＢ+ （ボロン）
を注入し、フィールド酸化膜５とＮ+ 拡散層９との間に
Ｐ+ 拡散層７を形成しているが、酸化膜は、フィールド
酸化膜５の周辺の厚い酸化膜（７００〜８００ｎｍ）か
ら薄い数１０ｎｍ程度のゲート酸化膜６に変化するた
め、フィールド酸化膜側の方ではＢ+ の不純物濃度が低
くなり、リーク電流抑制効果が低下する。
【０００７】図７（ａ），（ｂ）は別のＰ+ 拡散層７の
形成工程の例である。まず図７（ａ）に示すように、Ｂ
+ （ボロン）を注入しＰ+ 拡散層７を形成する。次に図
７（ｂ）に示すように、全面の酸化膜を除去し、改めて
ゲート酸化膜も形成するわけである。しかしこの酸化膜
除去の際、フィールド酸化膜５の側面をエッチングされ
（等方性のため）、フィールド酸化膜５とＰ+ 拡散層７
の間に間隙（０．１〜０．５μｍ程度）が形成されるた
め、リーク電流の増大をまねく。またこの領域にはチャ
ネルストッパがほとんど存在していないため、その効果
もほとんど期待できない。
形成工程の例である。まず図７（ａ）に示すように、Ｂ
+ （ボロン）を注入しＰ+ 拡散層７を形成する。次に図
７（ｂ）に示すように、全面の酸化膜を除去し、改めて
ゲート酸化膜も形成するわけである。しかしこの酸化膜
除去の際、フィールド酸化膜５の側面をエッチングされ
（等方性のため）、フィールド酸化膜５とＰ+ 拡散層７
の間に間隙（０．１〜０．５μｍ程度）が形成されるた
め、リーク電流の増大をまねく。またこの領域にはチャ
ネルストッパがほとんど存在していないため、その効果
もほとんど期待できない。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
Ｎ型半導体基板に形成されたＰウェルと、このＰウェル
上にゲート酸化膜を介して形成されたゲート電極と、こ
のゲート電極の両側の前記Ｐウェル内に形成されたソー
ス・ドレイン拡散層とを有する半導体装置において、少
くとも前記Ｐウェルの前記ゲート電極と交わる周辺部に
このＰウェルと接する不純物濃度の高い第２のＰウェル
を設けたものである。
Ｎ型半導体基板に形成されたＰウェルと、このＰウェル
上にゲート酸化膜を介して形成されたゲート電極と、こ
のゲート電極の両側の前記Ｐウェル内に形成されたソー
ス・ドレイン拡散層とを有する半導体装置において、少
くとも前記Ｐウェルの前記ゲート電極と交わる周辺部に
このＰウェルと接する不純物濃度の高い第２のＰウェル
を設けたものである。
【０００９】すなわち従来からのＰウェルの外周部もし
くはゲート電極に直交するＰウェルの両辺側にこのＰウ
ェルよりも不純物濃度の高い第２のＰウェルを配し、し
かも第２のＰウェルがフィールド酸化膜とゲート酸化膜
の接合部の下部に位置するような構造を有している。こ
れによりフィールド酸化膜端とＰウェル間の間隙を流れ
る様なリーク電流を抑えることができる。
くはゲート電極に直交するＰウェルの両辺側にこのＰウ
ェルよりも不純物濃度の高い第２のＰウェルを配し、し
かも第２のＰウェルがフィールド酸化膜とゲート酸化膜
の接合部の下部に位置するような構造を有している。こ
れによりフィールド酸化膜端とＰウェル間の間隙を流れ
る様なリーク電流を抑えることができる。
【００１０】
【実施例】次に本発明を図面を参照して説明する。図１
（ａ）〜（ｃ）は本発明の第１の実施例の平面図、Ａ−
Ａ線及びＢ−Ｂ線断面図であり、特に平面図ではフィー
ルド酸化膜を除いて示している。
（ａ）〜（ｃ）は本発明の第１の実施例の平面図、Ａ−
Ａ線及びＢ−Ｂ線断面図であり、特に平面図ではフィー
ルド酸化膜を除いて示している。
【００１１】図１（ａ）〜（ｃ）において半導体装置
は、Ｎ型シリコン基板１に形成されたＰウェル２と、こ
の上にゲート酸化膜６を介して形成されたゲート電極８
と、このゲート電極８の両側のＰウェル２内に設けられ
ソース・ドレインとなるＮ+ 拡散層９と、ゲート電極８
に直交してＰウェル２内に設けられたリーク電流防止用
のＰ+ 拡散層７と、Ｐウェル２の外周部に設けられた第
２のＰウェルとしてのＰ+ ウェル３とから主に構成され
ている。尚、４はチャネルストッパ，５はフィールド酸
化膜である。
は、Ｎ型シリコン基板１に形成されたＰウェル２と、こ
の上にゲート酸化膜６を介して形成されたゲート電極８
と、このゲート電極８の両側のＰウェル２内に設けられ
ソース・ドレインとなるＮ+ 拡散層９と、ゲート電極８
に直交してＰウェル２内に設けられたリーク電流防止用
のＰ+ 拡散層７と、Ｐウェル２の外周部に設けられた第
２のＰウェルとしてのＰ+ ウェル３とから主に構成され
ている。尚、４はチャネルストッパ，５はフィールド酸
化膜である。
【００１２】本第１の実施例の特徴は、従来のＰウェル
２の外周部に不純物濃度の高いＰ+ウェル３を配したこ
とにある。従来の耐放射線性構造ではソース・ドレイン
間の内部リーク電流を抑えるためにＰ+ 拡散層７を設け
ていた。しかしながら前述の通りフィールド酸化膜５と
ゲート酸化膜６とのわずかな間隙を流れるリーク電流は
従来の方法では十分に抑えることができなかった。そこ
で本第１の実施例はこの間隙部分にＰ+ ウェル３を設
け、この不純物濃度をＰウェル２よりも高くすることで
この部分の反転層形成の抑制を可能にした。
２の外周部に不純物濃度の高いＰ+ウェル３を配したこ
とにある。従来の耐放射線性構造ではソース・ドレイン
間の内部リーク電流を抑えるためにＰ+ 拡散層７を設け
ていた。しかしながら前述の通りフィールド酸化膜５と
ゲート酸化膜６とのわずかな間隙を流れるリーク電流は
従来の方法では十分に抑えることができなかった。そこ
で本第１の実施例はこの間隙部分にＰ+ ウェル３を設
け、この不純物濃度をＰウェル２よりも高くすることで
この部分の反転層形成の抑制を可能にした。
【００１３】本第１の実施例の２重ウェルの深さは従来
のものと同じく５〜８μｍ程度であり、Ｐ+ ウェル３の
不純物濃度は表面濃度が通常のものと比較して１桁程度
（１０16〜１０17ｃｍ-3）高く設定する。但し濃度を高
くしすぎるとソース・ドレイン間の耐圧が低下してしま
うので必要とする素子特性に合わせて設定する。また、
Ｐ+ ウェル３の幅は設計にもよるが、前述の間隙の幅は
１μｍ以下と考えられるので数μｍ程度に設定する。但
しＰウェル２及びＰ+ ウェル３形成時に熱処理による拡
散により実際には深さの０．７〜０．８倍程度の広がり
がプラスされる。
のものと同じく５〜８μｍ程度であり、Ｐ+ ウェル３の
不純物濃度は表面濃度が通常のものと比較して１桁程度
（１０16〜１０17ｃｍ-3）高く設定する。但し濃度を高
くしすぎるとソース・ドレイン間の耐圧が低下してしま
うので必要とする素子特性に合わせて設定する。また、
Ｐ+ ウェル３の幅は設計にもよるが、前述の間隙の幅は
１μｍ以下と考えられるので数μｍ程度に設定する。但
しＰウェル２及びＰ+ ウェル３形成時に熱処理による拡
散により実際には深さの０．７〜０．８倍程度の広がり
がプラスされる。
【００１４】図２は本発明の第２の実施例の平面図であ
る。２重ウェルの構造は第１の実施例と同じであるが、
この第２の実施例ではゲート電極８と直交する部分のみ
にＰ+ ウェル３Ａを設けたものである。第１の実施例で
はＰ+ ウェル３を形成するために新規にマスクを作成す
る必要があるが、この第２の実施例ではＰウェルの横方
向広がりを考慮すると、図１（ａ）に示したソース・ド
レイン間のリーク電流防止用Ｐ+ 拡散層７用のマスクを
代用することができ、拡散工程の追加のみで対応できる
利点がある。
る。２重ウェルの構造は第１の実施例と同じであるが、
この第２の実施例ではゲート電極８と直交する部分のみ
にＰ+ ウェル３Ａを設けたものである。第１の実施例で
はＰ+ ウェル３を形成するために新規にマスクを作成す
る必要があるが、この第２の実施例ではＰウェルの横方
向広がりを考慮すると、図１（ａ）に示したソース・ド
レイン間のリーク電流防止用Ｐ+ 拡散層７用のマスクを
代用することができ、拡散工程の追加のみで対応できる
利点がある。
【００１５】
【発明の効果】以上説明したように本発明は、耐放射線
性構造を有する半導体装置において、通常のＰウェルの
外周部もしくはゲート電極に直交する側にＰウェルより
も不純物濃度が高い、第２のＰウェルを設けることによ
り、フィールド酸化膜とゲート酸化膜との間隙を流れる
リーク電流を抑制することができるため、半導体装置の
耐放射線性を向上させることができるという効果があ
る。
性構造を有する半導体装置において、通常のＰウェルの
外周部もしくはゲート電極に直交する側にＰウェルより
も不純物濃度が高い、第２のＰウェルを設けることによ
り、フィールド酸化膜とゲート酸化膜との間隙を流れる
リーク電流を抑制することができるため、半導体装置の
耐放射線性を向上させることができるという効果があ
る。
【図１】本発明の第１の実施例の平面図及び断面図。
【図２】本発明の第２の実施例の平面図。
【図３】放射線による半導体装置の劣化のメカニズムを
説明するための断面図。
説明するための断面図。
【図４】従来の半導体装置の一例の平面図及び断面図。
【図５】従来の半導体装置におけるリーク電流経路を説
明するための平面図及び断面図。
明するための平面図及び断面図。
【図６】従来の半導体装置におけるリーク電流経路を説
明するための断面図。
明するための断面図。
【図７】従来の半導体装置におけるリーク電流経路を説
明するための断面図。
明するための断面図。
１ Ｎ型シリコン基板 ２，２Ａ Ｐウェル ３，３Ａ Ｐ+ ウェル ４ チャネルストッパ ５ フィールド酸化膜 ６ ゲート酸化膜 ７ Ｐ+ 拡散層 ８ ゲート電極 ９ Ｎ+ 拡散層 １０ フォトレジスト膜 １２ 放射線 １３ 酸化膜 １４ 生成電荷 １５ 反転層
Claims (2)
- 【請求項１】 Ｎ型半導体基板に形成されたＰウェル
と、このＰウェル上にゲート酸化膜を介して形成された
ゲート電極と、このゲート電極の両側の前記Ｐウェル内
に形成されたソース・ドレイン拡散層とを有する半導体
装置において、少くとも前記Ｐウェルの前記ゲート電極
と交わる周辺部にこのＰウェルと接する不純物濃度の高
い第２のＰウェルを設けたことを特徴とする半導体装
置。 - 【請求項２】 第２のＰウェルはゲート酸化膜とフィー
ルド酸化膜との接合部の下部に設けられている請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107188A JPH0661484A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107188A JPH0661484A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661484A true JPH0661484A (ja) | 1994-03-04 |
Family
ID=14452705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107188A Pending JPH0661484A (ja) | 1992-04-27 | 1992-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661484A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610428A (en) * | 1994-06-10 | 1997-03-11 | Seiko Instruments Inc. | Semiconductor integrated circuit |
| JP2011134784A (ja) * | 2009-12-22 | 2011-07-07 | Brookman Technology Inc | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路 |
-
1992
- 1992-04-27 JP JP4107188A patent/JPH0661484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610428A (en) * | 1994-06-10 | 1997-03-11 | Seiko Instruments Inc. | Semiconductor integrated circuit |
| JP2011134784A (ja) * | 2009-12-22 | 2011-07-07 | Brookman Technology Inc | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981104 |