JPH0855971A - マスタスライス方式のゲートアレイ - Google Patents

Abstract

(57)【要約】 【目的】 チップの小型化及びゲートアレイの基本性能
の向上を図るマスタスライス方式のゲートアレイを提供
する。 【構成】 特殊基本セル１０１は、第１のセル１００と
第２のセル２００との隣接配置により形成される。第１
のセル１００は、２つのＰＭＯＳ１０２と２つのＮＭＯ
Ｓ４とを有しており、ＮＭＯＳ４側にのみコンタクト領
域１４を設けるのに十分な面積を有する共有拡散領域１
２を備え、ＰＭＯＳ１０２側のソース／ドレイン領域１
１２には、コンタクト領域１４を設けるスペースが設け
られていない。第２のセル２００は、２つのＰＭＯＳ２
と２つのＮＭＯＳ２０４とを有しており、ＰＭＯＳ２側
にのみコンタクト領域を設けるのに十分な面積を有する
共有拡散領域１２を備え、ＮＭＯＳ２０４側のソース／
ドレイン領域２１２には、コンタクト領域１４を設ける
スペースが設けられていない。この分、チップ面積が小
さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマスタスライス方式のゲ
ートアレイ、特にマスタスライスシリコンチップの小型
化及びゲートアレイの基本性能の向上を図るマスタスラ
イス方式のゲートアレイに関する。

【０００２】

【従来の技術】図４は、従来におけるマスタスライスシ
リコンチップ（以下、チップという）上に形成されたゲ
ートアレイの基本セルの構造を示した図である。図４に
示したように、基本セル１は、通常、２個のＰＭＯＳ２
と２個のＮＭＯＳ４とで構成され、これを基本単位とし
て並べられている。各ＰＭＯＳ２、ＮＭＯＳ４には、各
ゲート、ソース、ドレイン端子を引き出すために、ポリ
シリコン等で形成されたゲート領域６と拡散領域である
領域８、１０及び隣接したＰＭＯＳ又はＮＭＯＳと拡散
層を共有する共有拡散領域１２とが設けられている。マ
スタスライス方式のゲートアレイであるがゆえ、各領域
６、８、１０、１２は、汎用性を維持するためにそれぞ
れ配線と接続するコンタクトホールを設ける面積を最小
限必要とする。つまり、各領域６、８、１０、１２は、
コンタクトホールを設けるための領域（コンタクト領
域）１４を設けるのに十分な面積を有することになる。

【０００３】あるいは、図１に示した基本セル１におい
て、各端子を接続して使用することが多いということ
で、両端に配置されたＮＭＯＳのゲート端子とＰＭＯＳ
のゲート端子とを予めつなげておく場合もある。このよ
うに予めつなげておいてもＮＡＮＤ、ＮＯＲ及びインバ
ータに何ら支障を来すものではない。更に、基本セルの
内部に更に小さいＲＡＭ用のＮＭＯＳを付設したものも
ある。

【０００４】ゲートアレイ等のセミカスタム化されたＬ
ＳＩは、開発期間の短縮、少量多品種化への対応等の長
所がある一方で、チップに予め設けられ使用されない素
子を取り除くことができず、チップ面積の利用効率が悪
く、小型化を図るＬＳＩに無駄を生じさせてしまうとい
う短所を持つ。この短所を克服するうえにおいてもゲー
トアレイ自身の小型化並びにチップに含まれる基本セル
の効率的な利用を図ることが望まれる。

【０００５】従来、上記のような各種基本セルの構造に
おいてチップ面積をより小さくするために、特開平２−
２８３０４９号公報には、サブ電位領域を各基本セル毎
に設けずに複数個の基本セル毎にまとめて設けること
で、ウェルの面積を実際に減らしてチップ面積を小さく
する構成が開示されている。

【０００６】また、特開昭６０−１４５６４２号公報に
は、配線構造を立体多層構造にし、この配線領域を基本
セル上に設けることで、各基本セルの配線効率を上げる
ことによりチップ面積を小さくする構成が開示されてい
る。

【０００７】

【発明が解決しようとする課題】ところで、ゲートアレ
イでは、複数のＰＭＯＳ同士、あるいはＮＭＯＳ同士を
直列に接続して所定の機能を持つ回路を構成することが
よく生じる。例えば、２入力ＮＯＲ回路では２つのＰＭ
ＯＳを、２入力ＮＡＮＤ回路では２つのＮＭＯＳを、そ
れぞれ直列に接続し、また、いずれの場合においても共
有拡散領域はどこにも接続されない。このような回路
は、実際には頻繁に使用され、全基本セルの３０％を越
える場合もある。

【０００８】しかしながら、従来においては、基本セル
のセル構造自体は全て同じにしているため、セル面積の
かなりの部分を占める共有拡散領域は、上記のように実
際には位置配線を行ったとき不要である場合が起こりう
るにもかかわらず、確保しておかなければならない。つ
まり、ゲートアレイであるがゆえ、使用不使用に関係な
く確保しておかなければならないので、その分無駄が生
じる。

【０００９】また、２つのトランジスタの間の拡散層の
長さに比例して抵抗が生じるが、上記のように共有拡散
領域の長さが広く取られていると、それが寄生抵抗とし
て働き遅延時間が大きくなるため回路のスイッチングス
ピードが遅くなってしまう。

【００１０】本発明は以上のような問題を解決するため
になされたものであり、その目的は、チップの小型化及
びゲートアレイの基本性能の向上を図るマスタスライス
方式のゲートアレイを提供することにある。

【００１１】

【課題を解決するための手段】以上のような目的を達成
するために、請求項１記載の発明は、ＮＭＯＳ及びＰＭ
ＯＳを含む基本セルをアレイ状に配置したマスタスライ
ス方式のゲートアレイにおいて、ＮＭＯＳ側にのみコン
タクト領域を設けるのに十分な面積を有する共有拡散領
域を備えた第１のセルと、ＰＭＯＳ側にのみコンタクト
領域を設けるのに十分な面積を有する共有拡散領域を備
えた第２のセルと、を有し、前記第１のセルと前記第２
のセルとの隣接配置による特殊基本セルを含むことを特
徴とする。

【００１２】請求項２記載の発明は、請求項１記載のマ
スタスライス方式のゲートアレイにおいて、前記特殊基
本セルを所定の割合で混在配置させたことを特徴とす
る。

【００１３】

【作用】以上のような構成を有する本発明に係るマスタ
スライス方式のゲートアレイによれば、第１のセル及び
第２のセルのＰＭＯＳ又はＮＭＯＳ側にのみコンタクト
領域を設けるのに十分な面積を有する共有拡散領域を備
えるようにした分、各セルの面積を小さくすることがで
きる。この第１のセル及び第２のセルを隣接配置し特殊
基本セルを形成することでチップの面積を小さくするこ
とができる。この特殊基本セルを用いることでＰＭＯＳ
同士、あるいはＮＭＯＳ同士を直列に接続して所定の機
能を持つ回路を形成できる。

【００１４】また、上記特殊基本セルをチップ上に混在
させて設けることで、チップ面積を小さくすることがで
きる。

【００１５】また、狭められて形成された共有拡散領域
における寄生抵抗を小さくすることができる。

【００１６】

【実施例】以下、図面に基づいて、本発明の好適な実施
例を説明する。なお、従来例と同様の要素には、同じ符
号を付ける。

【００１７】図１は、本実施例におけるチップ上にアレ
イ上に配置される特殊基本セルを示した図である。特殊
基本セル１０１は、第１のセル１００と第２のセル２０
０との隣接配置により形成される。第１のセル１００
は、２つのＰＭＯＳ１０２と２つのＮＭＯＳ４とを有し
ており、ＮＭＯＳ４側にのみコンタクト領域を設けるの
に十分な面積を有する共有拡散領域を備えたことを特徴
とする。図１における第１のセル１００は、２入力ＮＯ
Ｒ回路を形成しており、ＮＭＯＳ４側の共有拡散領域で
あるソース／ドレイン領域１２にコンタクト領域１４が
設けられている。ＰＭＯＳ１０２側は、２入力ＮＯＲ回
路の場合、直列に接続されているので共有拡散領域であ
るソース／ドレイン領域１１２には、コンタクト領域は
不要である。従って、ＰＭＯＳ１０２側のソース／ドレ
イン領域１１２には、コンタクト領域を設けるスペース
が設けられていない。

【００１８】一方、第２のセル２００は、２つのＰＭＯ
Ｓ２と２つのＮＭＯＳ２０４とを有しており、ＰＭＯＳ
２側にのみコンタクト領域を設けるのに十分な面積を有
する共有拡散領域を備えたことを特徴とする。図１にお
ける第２のセル２００は、２入力ＮＡＮＤ回路を形成し
ており、ＰＭＯＳ２側の共有拡散領域であるソース／ド
レイン領域１２にコンタクト領域１４が設けられてい
る。ＮＭＯＳ２０４側は、２入力ＮＡＮＤ回路の場合、
直列に接続されているので共有拡散領域であるソース／
ドレイン領域２１２には、コンタクト領域は不要であ
る。従って、ＮＭＯＳ２０４側の共有拡散領域であるソ
ース／ドレイン領域２１２には、コンタクト領域を設け
るスペースが設けられていない。なお、図２は、図１に
示した特殊基本セルの回路図であり、左側が２入力ＮＯ
Ｒ回路、右側が２入力ＮＡＮＤ回路である。

【００１９】上記第１のセル１００及び第２のセル２０
０は、ＮＭＯＳ又はＰＭＯＳのいずれかのソース／ドレ
イン領域１１２、２１２が狭まった分、セル１００、２
００の形状を小さく、実際にはＬ字形にすることができ
る。この互いのＬ字形の突出部分を互いのへこんだ部分
に合わせるように並設することで特殊基本セルを構成す
る。これにより、図３に示した従来から使用される２つ
の基本セルを並設させた場合に比べ面積を小さくするこ
とができる。従って、同数の基本セルでチップを構成す
る場合、チップの面積を小さくすることができる。ソー
ス／ドレイン領域１１２、２１２を可能な限り狭めるこ
とにより、図３に示した２つの基本セルの場合と比較す
ると、その面積効率は、約１０％の縮小効果がある。

【００２０】ところで、前述したように、ＮＯＲ回路、
ＮＡＮＤ回路等２つのＮＭＯＳ又はＰＭＯＳをそれぞれ
直列に接続し、共有拡散領域をどこにも接続しないよう
な回路は、実際には頻繁に使用され、全基本セルの３０
％を越える場合もある。

【００２１】従って、上記特殊基本セルと標準的な基本
セルとを所定の割合、例えば３：７の割合で混在配置さ
せてゲートアレイを構成すれば、全体で約３％の面積が
縮小され、従って、チップの小型化を図ることができる
とともに基本セルの効率的な利用をも図ることができ
る。

【００２２】更に、コンタクト領域を必要としないソー
ス／ドレイン領域１１２、２１２を狭めることにより、
２つのトランジスタ間の長さに比例する寄生抵抗を小さ
くすることもできる。実際、直列接続間のシート抵抗
は、半分以下にすることができるので、回路の基本性能
を向上させることができる。

【００２３】本実施例によれば、不要ばかりでなく逆に
回路の基本性能に対し悪影響を与える共有拡散領域をな
くした基本セルを提供することができる。

【００２４】更に、標準的な基本セルと所定の割合で混
在することにより、チップ面積の縮小を図るのみなら
ず、回路の基本性能を向上させることができる。

【００２５】なお、上記実施例では、２入力ＮＯＲ回路
及び２入力ＮＡＮＤ回路を例としたが、複数のＰＭＯＳ
同士あるいはＮＭＯＳ同士を直列に接続するものであれ
ば、これに限られたものではない。

【００２６】

【発明の効果】以上のように、本発明によれば、各セル
においてコンタクト領域が必要な共有拡散領域のみに十
分な面積を持たせ、そうでない共有拡散領域にはコンタ
クト領域が不要なのでその領域を狭めるようにしたの
で、セルの面積を小さくすることができ、その結果、チ
ップの面積を小さくすることが可能となる。

【００２７】また、本発明に係る特殊基本セルと標準的
な基本セルとを所定の割合で混在配置することによりチ
ップの小型化を図ることができるとともに基本セルの効
率的な利用をも図ることが可能となる。

【００２８】また、チップ面積の縮小化が可能となるこ
とで、１枚のウェハーから切り取ることのできるチップ
数を多くでき、歩止りを向上させることが可能となる。

【００２９】また、上記構成を有することにより狭めた
共有拡散領域に寄生する抵抗値を下げることができるの
で、スイッチングスピードを速くすることができるの
で、回路の基本性能を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明に係るマスタスライス方式のゲートアレ
イの一実施例を示した図であり、チップ上に配置される
特殊基本セルを示した図である。

【図２】図１に示した特殊基本セルの回路図である。

【図３】従来から使用される２つの基本セルを並設させ
た図である。

【図４】従来のゲートアレイの基本セルの構造を示した
図である。

【符号の説明】

２、１０２ ＰＭＯＳ ４、２０４ ＮＭＯＳ １２、１１２、２１２ ソース／ドレイン領域 １４ コンタクト領域 １００ 第１のセル １０１ 特殊基本セル ２００ 第２のセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＮＭＯＳ及びＰＭＯＳを含む基本セルを
   アレイ状に配置したマスタスライス方式のゲートアレイ
   において、 ＮＭＯＳ側にのみコンタクト領域を設けるのに十分な面
   積を有する共有拡散領域を備えた第１のセルと、 ＰＭＯＳ側にのみコンタクト領域を設けるのに十分な面
   積を有する共有拡散領域を備えた第２のセルと、 を有し、前記第１のセルと前記第２のセルとの隣接配置
   による特殊基本セルを含むことを特徴とするマスタスラ
   イス方式のゲートアレイ。
2. 【請求項２】 請求項１記載のマスタスライス方式のゲ
   ートアレイにおいて、 前記特殊基本セルを所定の割合で混在配置させたことを
   特徴とするマスタスライス方式のゲートアレイ。