JPH0863334A - 環状バッファ制御装置 - Google Patents
環状バッファ制御装置Info
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- JPH0863334A JPH0863334A JP6201653A JP20165394A JPH0863334A JP H0863334 A JPH0863334 A JP H0863334A JP 6201653 A JP6201653 A JP 6201653A JP 20165394 A JP20165394 A JP 20165394A JP H0863334 A JPH0863334 A JP H0863334A
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Abstract
(57)【要約】
【目的】 ラップアラウンド処理の回数を複数回の演算
につき１回に削減し、高速な環状バッファを実現する。 【構成】 データ・メモリ４から、ベース・レジスタ
１、インデックス・レジスタ２とオフセット２４の和で
示されるアドレスのデータを取り出し、データ・レジス
タ５に収め、演算器６で演算を行うことをブロック長レ
ジスタ１０に設定された回数だけ繰り返した後、ラップ
アラウンド処理を行い、インデックス・レジスタ２の値
が要素数レジスタ７の値以上の時、インデックス・レジ
スタ２から要素数レジスタ７の値を減算する。また、環
状バッファに割り当てられたデータ・メモリ４上の領域
を超えて演算を行う可能性があるため、この領域の末尾
に環状バッファ先頭部分のコピーを付加する。
につき１回に削減し、高速な環状バッファを実現する。 【構成】 データ・メモリ４から、ベース・レジスタ
１、インデックス・レジスタ２とオフセット２４の和で
示されるアドレスのデータを取り出し、データ・レジス
タ５に収め、演算器６で演算を行うことをブロック長レ
ジスタ１０に設定された回数だけ繰り返した後、ラップ
アラウンド処理を行い、インデックス・レジスタ２の値
が要素数レジスタ７の値以上の時、インデックス・レジ
スタ２から要素数レジスタ７の値を減算する。また、環
状バッファに割り当てられたデータ・メモリ４上の領域
を超えて演算を行う可能性があるため、この領域の末尾
に環状バッファ先頭部分のコピーを付加する。
Description
【０００１】
【産業上の利用分野】本発明は、環状バッファ制御装
置、特にラップアラウンド処理回数を削減した、高速な
環状バッファ制御装置に関する。
置、特にラップアラウンド処理回数を削減した、高速な
環状バッファ制御装置に関する。
【０００２】
【従来の技術】従来の環状バッファ実現法について、図
６から図１０を用いて説明する。
６から図１０を用いて説明する。
【０００３】図６（Ａ）に示すように、論理的に継ぎ目
のない環状のバッファ構造を、図６（Ｂ）に示す一次元
の均一なデータ・メモリ４のアドレス空間のうち、環状
バッファに割り当てられた領域３３にマッピングして実
現する時、従来は、図７に示す装置を用い、以下に示す
手順を実行していた。
のない環状のバッファ構造を、図６（Ｂ）に示す一次元
の均一なデータ・メモリ４のアドレス空間のうち、環状
バッファに割り当てられた領域３３にマッピングして実
現する時、従来は、図７に示す装置を用い、以下に示す
手順を実行していた。
【０００４】図６（Ｂ），図７において、環状バッファ
の開始アドレスは、ベース・レジスタ１に、環状バッフ
ァの要素数は、要素数レジスタ７に設定されている（図
８のステップ１２１）。演算対象となるデータ３１の環
状バッファ内の位置は、インデックス・レジスタ２に設
定されている。
の開始アドレスは、ベース・レジスタ１に、環状バッフ
ァの要素数は、要素数レジスタ７に設定されている（図
８のステップ１２１）。演算対象となるデータ３１の環
状バッファ内の位置は、インデックス・レジスタ２に設
定されている。
【０００５】演算対象データ３１のデータ・メモリ４上
の読み出しアドレス１９を求めるには、インデックス・
レジスタ２の値とベース・レジスタ１の値を加算器３で
加算する（ステップ１０２）。計算されたデータの実ア
ドレスをデータ・メモリ４に供給し、演算対象データ３
１を取り出し、これをデータ・レジスタ５へロード（ス
テップ１０３）してから演算器６で処理を行う（ステッ
プ１０４）。
の読み出しアドレス１９を求めるには、インデックス・
レジスタ２の値とベース・レジスタ１の値を加算器３で
加算する（ステップ１０２）。計算されたデータの実ア
ドレスをデータ・メモリ４に供給し、演算対象データ３
１を取り出し、これをデータ・レジスタ５へロード（ス
テップ１０３）してから演算器６で処理を行う（ステッ
プ１０４）。
【０００６】演算対象データ３１に対する演算処理１１
３が終了すると、インデックス・レジスタ２は、次の演
算対象データ３２を指し示すように更新される。すなわ
ち、命令実行制御部１８は、インデックス・レジスタ２
の値を加算器１１によりインクリメントし（ステップ１
２２）、インクリメント後のインデックス・レジスタ２
の値が要素数レジスタ７の値を越えたかを比較器８によ
り調べ（ステップ１０９）、到達判定出力２５を参照
し、もし越えていれば、インデックス・レジスタ２の値
を０にクリアする（ステップ１２３）。これをラップア
ラウンド処理１１４という。
３が終了すると、インデックス・レジスタ２は、次の演
算対象データ３２を指し示すように更新される。すなわ
ち、命令実行制御部１８は、インデックス・レジスタ２
の値を加算器１１によりインクリメントし（ステップ１
２２）、インクリメント後のインデックス・レジスタ２
の値が要素数レジスタ７の値を越えたかを比較器８によ
り調べ（ステップ１０９）、到達判定出力２５を参照
し、もし越えていれば、インデックス・レジスタ２の値
を０にクリアする（ステップ１２３）。これをラップア
ラウンド処理１１４という。
【０００７】環状バッファに、外部入力レジスタ１２が
保持している新しい入力データを入力する時の手順を、
図９に示す。新しい入力データが入力されるべき環状バ
ッファ上の位置を、入力インデックス・レジスタ１３が
保持しているとすると、ベース・レジスタ１と入力イン
デックス・レジスタ１３の値を加算し、データ・メモリ
４上の実アドレスを求め（ステップ１２１）、そこへ外
部入力レジスタ１２の値を書き込む（ステップ１２
２）。
保持している新しい入力データを入力する時の手順を、
図９に示す。新しい入力データが入力されるべき環状バ
ッファ上の位置を、入力インデックス・レジスタ１３が
保持しているとすると、ベース・レジスタ１と入力イン
デックス・レジスタ１３の値を加算し、データ・メモリ
４上の実アドレスを求め（ステップ１２１）、そこへ外
部入力レジスタ１２の値を書き込む（ステップ１２
２）。
【０００８】
【発明が解決しようとする課題】図１０に、従来の環状
バッファ制御装置を用いて環状バッファを実現した時の
命令実行の様子を示す。図１０に示すように、従来の環
状バッファ制御装置では、１回のデータ演算処理につき
１回のラップアラウンド処理が必要になり、高速な処理
を行うことができない。
バッファ制御装置を用いて環状バッファを実現した時の
命令実行の様子を示す。図１０に示すように、従来の環
状バッファ制御装置では、１回のデータ演算処理につき
１回のラップアラウンド処理が必要になり、高速な処理
を行うことができない。
【０００９】本発明の目的は、このような従来の欠点を
なくすため、ラップアラウンド処理の回数を削減した高
速な環状バッファ制御装置を提供することにある。
なくすため、ラップアラウンド処理の回数を削減した高
速な環状バッファ制御装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、環状バッファ
の開始アドレスを保持するベース・レジスタと、現在の
演算対象データを指示するインデックス・レジスタと、
前記ベース・レジスタの値と前記インデックス・レジス
タの値および後記命令実行制御部からのオフセットを加
算して、演算対象データの読み出しアドレスを決定する
第１の加算器と、操作対象となるデータを収めるデータ
・メモリと、前記読み出しアドレスに従って前記データ
・メモリから読み出されたデータを格納するデータ・レ
ジスタと、このデータ・レジスタ中に格納されたデータ
に対して演算を行う演算器と、環状バッファ中の要素数
を保持する要素数レジスタと、一括処理される要素数を
保持するブロック長レジスタと、前記演算を前記ブロッ
ク長レジスタに設定された回数分行った後に前記ブロッ
ク長レジスタの値を前記インデックス・レジスタの値に
加算する第２の加算器と、前記ブロック長レジスタの値
を前記インデックス・レジスタの値に加算した後に前記
要素数レジスタの値とインデックス・レジスタの値を比
較する第１の比較器と、前記インデックス・レジスタの
値が前記要素数レジスタの値以上である時にインデック
ス・レジスタの値から要素数レジスタの値を減算する第
１の減算器と、環状バッファに入れるべき新しい値を保
持する外部入力レジスタと、この外部入力レジスタの値
を入れるべき環状バッファ上の位置を保持する入力イン
デックス・レジスタと、この入力インデックス・レジス
タの値と前記ベース・レジスタの値を加算し、前記外部
入力レジスタの値を書き込むべき前記データ・メモリ上
のアドレスを決定する第３の加算器と、前記入力インデ
ックス・レジスタの値が前記ブロック長レジスタの値未
満であることを判定する第２の比較器と、この第２の比
較器の出力が真であった時、前記書き込みアドレスに前
記要素数レジスタの値を加算したアドレスを生成する第
４の加算器と、全体を制御するソフトウェアを収めるプ
ログラム・メモリと、このプログラム・メモリの内容と
前記第１の比較器および前記第２の比較器の出力を参照
し、全体を制御する命令実行制御部とを備えることを特
徴としている。
の開始アドレスを保持するベース・レジスタと、現在の
演算対象データを指示するインデックス・レジスタと、
前記ベース・レジスタの値と前記インデックス・レジス
タの値および後記命令実行制御部からのオフセットを加
算して、演算対象データの読み出しアドレスを決定する
第１の加算器と、操作対象となるデータを収めるデータ
・メモリと、前記読み出しアドレスに従って前記データ
・メモリから読み出されたデータを格納するデータ・レ
ジスタと、このデータ・レジスタ中に格納されたデータ
に対して演算を行う演算器と、環状バッファ中の要素数
を保持する要素数レジスタと、一括処理される要素数を
保持するブロック長レジスタと、前記演算を前記ブロッ
ク長レジスタに設定された回数分行った後に前記ブロッ
ク長レジスタの値を前記インデックス・レジスタの値に
加算する第２の加算器と、前記ブロック長レジスタの値
を前記インデックス・レジスタの値に加算した後に前記
要素数レジスタの値とインデックス・レジスタの値を比
較する第１の比較器と、前記インデックス・レジスタの
値が前記要素数レジスタの値以上である時にインデック
ス・レジスタの値から要素数レジスタの値を減算する第
１の減算器と、環状バッファに入れるべき新しい値を保
持する外部入力レジスタと、この外部入力レジスタの値
を入れるべき環状バッファ上の位置を保持する入力イン
デックス・レジスタと、この入力インデックス・レジス
タの値と前記ベース・レジスタの値を加算し、前記外部
入力レジスタの値を書き込むべき前記データ・メモリ上
のアドレスを決定する第３の加算器と、前記入力インデ
ックス・レジスタの値が前記ブロック長レジスタの値未
満であることを判定する第２の比較器と、この第２の比
較器の出力が真であった時、前記書き込みアドレスに前
記要素数レジスタの値を加算したアドレスを生成する第
４の加算器と、全体を制御するソフトウェアを収めるプ
ログラム・メモリと、このプログラム・メモリの内容と
前記第１の比較器および前記第２の比較器の出力を参照
し、全体を制御する命令実行制御部とを備えることを特
徴としている。
【００１１】
【作用】ベース・レジスタとインデックス・レジスタの
値を加算したアドレスから始まる、ブロック長レジスタ
で指定された個数分の連続した要素に対して演算処理を
行った後、ラップアラウンド処理、すなわちインデック
ス・レジスタの値にブロック長レジスタの値を加算し、
インデックス・レジスタの値が要素数レジスタの値以上
である時、インデックス・レジスタの値から要素数レジ
スタの値を減算する処理を行う。
値を加算したアドレスから始まる、ブロック長レジスタ
で指定された個数分の連続した要素に対して演算処理を
行った後、ラップアラウンド処理、すなわちインデック
ス・レジスタの値にブロック長レジスタの値を加算し、
インデックス・レジスタの値が要素数レジスタの値以上
である時、インデックス・レジスタの値から要素数レジ
スタの値を減算する処理を行う。
【００１２】これにより、ブロック長レジスタで指定さ
れた演算処理回数につき、１回のラップアラウンド処理
で済むことになり、ラップアラウンド処理の回数を大幅
に減らせるため、環状バッファ処理の高速化を図ること
ができる。
れた演算処理回数につき、１回のラップアラウンド処理
で済むことになり、ラップアラウンド処理の回数を大幅
に減らせるため、環状バッファ処理の高速化を図ること
ができる。
【００１３】
【実施例】次に、本発明の実施例について、図１から図
５を参照して説明する。
５を参照して説明する。
【００１４】図１は、本発明の一実施例を示すブロック
図である。図１に示すように、本発明は、環状バッファ
の開始アドレスを保持するベース・レジスタ１と、現在
の演算対象を指示するインデックス・レジスタ２と、ベ
ース・レジスタ１の値とインデックス・レジスタ２の値
および後述する命令実行制御部１８からのオフセットを
加算して、演算対象データの読み出しアドレス１９を決
定する第１の加算器３と、操作対象となるデータを収め
るデータ・メモリ４と、データ・メモリ４から読み出さ
れたデータ２０を格納するデータ・レジスタ５と、デー
タ・レジスタ５中に格納されたデータに対して演算を行
う演算器６と、環状バッファ中の要素数を保持する要素
数レジスタ７と、要素数レジスタ７の値とインデックス
・レジスタ２の値を比較する第１の比較器８と、インデ
ックス・レジスタ２の値から要素数レジスタ７の値を減
算する減算器９と、一括処理を行う長さを保持するブロ
ック長レジスタ１０と、インデックス・レジスタ２の値
にブロック長レジスタ１０の値を加算する第２の加算器
１１と、環状バッファに入れるべき新しい値を保持する
外部入力レジスタ１２と、外部入力レジスタ１２の値を
入れるべき環状バッファ上の位置を保持する入力インデ
ックス・レジスタ１３と、入力インデックス・レジスタ
１３の値とベース・レジスタ１の値を加算し、外部入力
レジスタ１２の値を書き込むべきデータ・メモリ４上の
アドレス２１を決定する第３の加算器１４と、入力イン
デックス・レジスタ１３の値がブロック長レジスタ１０
の値未満であることを判定する第２の比較器１５と、第
２の比較器１５の出力が真であった時、書き込みアドレ
ス２１に要素数レジスタ７の値を加算した複製アドレス
２３を生成する第４の加算器１６と、全体を制御するソ
フトウェアを収めるプログラム・メモリ１７と、プログ
ラム・メモリ１７の内容と第１の比較器８および第２の
比較器１５の出力を参照し、全体を制御する命令実行制
御部１８から構成されている。
図である。図１に示すように、本発明は、環状バッファ
の開始アドレスを保持するベース・レジスタ１と、現在
の演算対象を指示するインデックス・レジスタ２と、ベ
ース・レジスタ１の値とインデックス・レジスタ２の値
および後述する命令実行制御部１８からのオフセットを
加算して、演算対象データの読み出しアドレス１９を決
定する第１の加算器３と、操作対象となるデータを収め
るデータ・メモリ４と、データ・メモリ４から読み出さ
れたデータ２０を格納するデータ・レジスタ５と、デー
タ・レジスタ５中に格納されたデータに対して演算を行
う演算器６と、環状バッファ中の要素数を保持する要素
数レジスタ７と、要素数レジスタ７の値とインデックス
・レジスタ２の値を比較する第１の比較器８と、インデ
ックス・レジスタ２の値から要素数レジスタ７の値を減
算する減算器９と、一括処理を行う長さを保持するブロ
ック長レジスタ１０と、インデックス・レジスタ２の値
にブロック長レジスタ１０の値を加算する第２の加算器
１１と、環状バッファに入れるべき新しい値を保持する
外部入力レジスタ１２と、外部入力レジスタ１２の値を
入れるべき環状バッファ上の位置を保持する入力インデ
ックス・レジスタ１３と、入力インデックス・レジスタ
１３の値とベース・レジスタ１の値を加算し、外部入力
レジスタ１２の値を書き込むべきデータ・メモリ４上の
アドレス２１を決定する第３の加算器１４と、入力イン
デックス・レジスタ１３の値がブロック長レジスタ１０
の値未満であることを判定する第２の比較器１５と、第
２の比較器１５の出力が真であった時、書き込みアドレ
ス２１に要素数レジスタ７の値を加算した複製アドレス
２３を生成する第４の加算器１６と、全体を制御するソ
フトウェアを収めるプログラム・メモリ１７と、プログ
ラム・メモリ１７の内容と第１の比較器８および第２の
比較器１５の出力を参照し、全体を制御する命令実行制
御部１８から構成されている。
【００１５】次に、図１および図２を参照して、本実施
例の動作について説明する。
例の動作について説明する。
【００１６】まず、初期設定を行う。ベース・レジスタ
１にはデータ・メモリ４から割り当てられた環状バッフ
ァ領域３３の開始アドレス、要素数レジスタ７には環状
バッファの容量（Ｎ要素とする）、ブロック長レジスタ
１０には、一括して処理される要素の個数（ｎ要素とす
る）を設定しておく（ステップ１０１）。
１にはデータ・メモリ４から割り当てられた環状バッフ
ァ領域３３の開始アドレス、要素数レジスタ７には環状
バッファの容量（Ｎ要素とする）、ブロック長レジスタ
１０には、一括して処理される要素の個数（ｎ要素とす
る）を設定しておく（ステップ１０１）。
【００１７】インデックス・レジスタ２には演算対象の
データ３１の、環状バッファ先頭からの相対位置が設定
されており、インデックス・レジスタ２が指し示す位置
から始まって、順次環状バッファ上の要素にアクセス
し、演算を行う。
データ３１の、環状バッファ先頭からの相対位置が設定
されており、インデックス・レジスタ２が指し示す位置
から始まって、順次環状バッファ上の要素にアクセス
し、演算を行う。
【００１８】まず、ベース・レジスタ１とインデックス
・レジスタ２を加算して、インデックス・レジスタ２が
持つ環状バッファ先頭から演算対象データ３１への距離
を、データ・メモリ４上の読み出しアドレス１９に変換
し（ステップ１０２）、読み出しアドレスから演算対象
データ３１を取り出してデータ・レジスタ５に収め（ス
テップ１０３）、データ・レジスタ５上のデータに対し
演算処理を行う（ステップ１０４）。
・レジスタ２を加算して、インデックス・レジスタ２が
持つ環状バッファ先頭から演算対象データ３１への距離
を、データ・メモリ４上の読み出しアドレス１９に変換
し（ステップ１０２）、読み出しアドレスから演算対象
データ３１を取り出してデータ・レジスタ５に収め（ス
テップ１０３）、データ・レジスタ５上のデータに対し
演算処理を行う（ステップ１０４）。
【００１９】次に、従来の技術では、ラップアラウンド
処理１１４を行っていたが、本発明では、新たに演算対
象となるデータを環状バッファから取り出し、演算する
ことを引き続き行う（ステップ１０５，１０６，１０
７）。すなわち、ベース・レジスタ１とインデックス・
レジスタ２を加算し、さらに１，２，…，（ｎ−１）を
加算器３で加算した読み出しアドレス１９から演算対象
データを取り出してデータ・レジスタ５に収め、演算器
６を用いて、データ・レジスタ５上のデータに対し演算
処理を行う。通常、マイクロプロセッサは、レジスタの
値に１６ビット程度の定数（ディスプレースメント）を
加算したアドレスにあるデータをアクセスする命令を持
つため（ヘネシー＆パターソン、富田眞治ほか訳「コン
ピュータ・アーキテクチャ設計・実現・評価の定量的ア
プローチ」，日経ＢＰ社，１９９２年，７２８ペー
ジ）、ベース・レジスタ１とインデックス・レジスタ２
を加算した内容を別の汎用レジスタに置けば、その汎用
レジスタに定数を加算し、アクセスするデータのアドレ
スをオーバヘッドなしに求めることができる。
処理１１４を行っていたが、本発明では、新たに演算対
象となるデータを環状バッファから取り出し、演算する
ことを引き続き行う（ステップ１０５，１０６，１０
７）。すなわち、ベース・レジスタ１とインデックス・
レジスタ２を加算し、さらに１，２，…，（ｎ−１）を
加算器３で加算した読み出しアドレス１９から演算対象
データを取り出してデータ・レジスタ５に収め、演算器
６を用いて、データ・レジスタ５上のデータに対し演算
処理を行う。通常、マイクロプロセッサは、レジスタの
値に１６ビット程度の定数（ディスプレースメント）を
加算したアドレスにあるデータをアクセスする命令を持
つため（ヘネシー＆パターソン、富田眞治ほか訳「コン
ピュータ・アーキテクチャ設計・実現・評価の定量的ア
プローチ」，日経ＢＰ社，１９９２年，７２８ペー
ジ）、ベース・レジスタ１とインデックス・レジスタ２
を加算した内容を別の汎用レジスタに置けば、その汎用
レジスタに定数を加算し、アクセスするデータのアドレ
スをオーバヘッドなしに求めることができる。
【００２０】環状バッファ上のデータに対する演算処理
１１３をブロック長レジスタ１０に設定された回数分だ
け行った後、ラップアラウンド処理１１４を行う。すな
わち、インデックス・レジスタ２の値にブロック長レジ
スタ１０の値を加算（ステップ１０８）した後、インデ
ックス・レジスタ２の値と要素数レジスタ７の値を比較
し（ステップ１０９）、インデックス・レジスタ２の値
が要素数レジスタ７の値Ｎ以上であるとき、インデック
ス・レジスタ２の値から要素数レジスタ７の値Ｎを減算
する（ステップ１１０）。
１１３をブロック長レジスタ１０に設定された回数分だ
け行った後、ラップアラウンド処理１１４を行う。すな
わち、インデックス・レジスタ２の値にブロック長レジ
スタ１０の値を加算（ステップ１０８）した後、インデ
ックス・レジスタ２の値と要素数レジスタ７の値を比較
し（ステップ１０９）、インデックス・レジスタ２の値
が要素数レジスタ７の値Ｎ以上であるとき、インデック
ス・レジスタ２の値から要素数レジスタ７の値Ｎを減算
する（ステップ１１０）。
【００２１】ラップアラウンド処理１１４の後、全要素
について演算が終了したかを調べ、もし終了していなけ
れば、演算を再開する（ステップ１１１）。
について演算が終了したかを調べ、もし終了していなけ
れば、演算を再開する（ステップ１１１）。
【００２２】以上説明した方法を使用すれば、ｎ回の演
算処理に対して１回のラップアラウンド処理で済むた
め、従来方法と比較して、ラップアラウンド処理の回数
を１／ｎに減らすことができ、処理を大幅に高速化する
ことができる。
算処理に対して１回のラップアラウンド処理で済むた
め、従来方法と比較して、ラップアラウンド処理の回数
を１／ｎに減らすことができ、処理を大幅に高速化する
ことができる。
【００２３】ただし、毎回の演算処理が終わるごとにラ
ップアラウンド処理をする従来法とは異なり、ｎ回の演
算処理について１回のラップアラウンド処理しか行わな
いため、インデックス・レジスタ２の値で指定される演
算の開始要素の位置によっては、環状バッファのために
割り当てられたデータ・メモリ４上の領域を、最大（ｎ
−１）要素分を超えて演算を行う可能性がある。
ップアラウンド処理をする従来法とは異なり、ｎ回の演
算処理について１回のラップアラウンド処理しか行わな
いため、インデックス・レジスタ２の値で指定される演
算の開始要素の位置によっては、環状バッファのために
割り当てられたデータ・メモリ４上の領域を、最大（ｎ
−１）要素分を超えて演算を行う可能性がある。
【００２４】したがって、外部入力レジスタ１２が保持
している新しい値を、環状バッファ上の入力インデック
ス・レジスタ１３が示す位置に入れる時には、図３に示
す方法に従う必要がある。すなわち、ベース・レジスタ
１と入力インデックス・レジスタ１３の値を、加算器１
４を用いて加算し、データ・メモリ４上の書き込みアド
レスを求め（ステップ１２１）、新たなデータを外部入
力レジスタ１２から、この書き込みアドレス２１へ入れ
た後、ブロック長レジスタ１０と入力インデックス・レ
ジスタ１３の値を比較器１５により比較し（ステップ１
２３）、入力インデックス・レジスタ１３の値がブロッ
ク長レジスタ１０の値未満ならば、加算器１６により、
書き込みアドレスに要素数レジスタ７の値を加算して複
製書き込みアドレス２３を求め（ステップ１２４）、複
製書き込みアドレス２３にも外部入力レジスタ１２の値
を書き込む（ステップ１２５）。これにより、Ｎ個の要
素から成る環状バッファの直後に、環状バッファの先頭
（ｎ−１）要素のコピーが作られ、ラップアラウンド処
理回数の削減の影響で、環状バッファの領域を最大（ｎ
−１）要素分を超えて演算を行ったとしても、正しい結
果が得られることになる。
している新しい値を、環状バッファ上の入力インデック
ス・レジスタ１３が示す位置に入れる時には、図３に示
す方法に従う必要がある。すなわち、ベース・レジスタ
１と入力インデックス・レジスタ１３の値を、加算器１
４を用いて加算し、データ・メモリ４上の書き込みアド
レスを求め（ステップ１２１）、新たなデータを外部入
力レジスタ１２から、この書き込みアドレス２１へ入れ
た後、ブロック長レジスタ１０と入力インデックス・レ
ジスタ１３の値を比較器１５により比較し（ステップ１
２３）、入力インデックス・レジスタ１３の値がブロッ
ク長レジスタ１０の値未満ならば、加算器１６により、
書き込みアドレスに要素数レジスタ７の値を加算して複
製書き込みアドレス２３を求め（ステップ１２４）、複
製書き込みアドレス２３にも外部入力レジスタ１２の値
を書き込む（ステップ１２５）。これにより、Ｎ個の要
素から成る環状バッファの直後に、環状バッファの先頭
（ｎ−１）要素のコピーが作られ、ラップアラウンド処
理回数の削減の影響で、環状バッファの領域を最大（ｎ
−１）要素分を超えて演算を行ったとしても、正しい結
果が得られることになる。
【００２５】具体例として、図４を用い、１２８要素か
ら構成される環状バッファで、ブロック長ｎ＝８とした
時の動作を説明する。ただし、データ・メモリ４上に環
状バッファ用の領域３３として１２８要素からなる配列
ｘ［０〜１２７］、およびこの配列の直後にｘ［０〜
６］のコピーであるｘ［１２８〜１３５］が、すでに用
意されているものとし、一例として２８要素目から演算
を開始するために、インデックス・レジスタ２には２７
が設定されていると想定する。
ら構成される環状バッファで、ブロック長ｎ＝８とした
時の動作を説明する。ただし、データ・メモリ４上に環
状バッファ用の領域３３として１２８要素からなる配列
ｘ［０〜１２７］、およびこの配列の直後にｘ［０〜
６］のコピーであるｘ［１２８〜１３５］が、すでに用
意されているものとし、一例として２８要素目から演算
を開始するために、インデックス・レジスタ２には２７
が設定されていると想定する。
【００２６】まず、第１ブロックとして、ｘ［２７〜３
４］の８要素が、順次データ・メモリ４から取り出さ
れ、データ・レジスタ５にロードされ、演算に用いられ
た後、最初のラップアラウンド処理１１４が行われる。
最初のラップアラウンド処理１１４では、インデックス
・レジスタ２の値は、現在の値２７にブロック・レジス
タの値８を加算して３５になるが、この値は要素数レジ
スタ７の値１２８より小さいので、そのまま次の処理に
使われる。
４］の８要素が、順次データ・メモリ４から取り出さ
れ、データ・レジスタ５にロードされ、演算に用いられ
た後、最初のラップアラウンド処理１１４が行われる。
最初のラップアラウンド処理１１４では、インデックス
・レジスタ２の値は、現在の値２７にブロック・レジス
タの値８を加算して３５になるが、この値は要素数レジ
スタ７の値１２８より小さいので、そのまま次の処理に
使われる。
【００２７】次に第２ブロックとして、Ｘ［３５〜４
２］に対して演算が行われ、第２回目のラップアラウン
ド処理１１４が行われ、インデックス・レジスタ２の値
が４３に設定される。
２］に対して演算が行われ、第２回目のラップアラウン
ド処理１１４が行われ、インデックス・レジスタ２の値
が４３に設定される。
【００２８】同様の操作が第１２ブロックまで行われ
る。第１２回目のラップアラウンド処理１１４が行われ
ると、インデックス・レジスタ２の値は１２３となる。
この値は依然として要素数レジスタ７の値１２８より小
さいので、そのまま第１３ブロックの処理に使われる。
る。第１２回目のラップアラウンド処理１１４が行われ
ると、インデックス・レジスタ２の値は１２３となる。
この値は依然として要素数レジスタ７の値１２８より小
さいので、そのまま第１３ブロックの処理に使われる。
【００２９】第１３ブロックでは、ｘ［１２３］から始
まる８要素を順次取り出し、演算に用いようとする。と
ころが、５個の要素に対し演算を行った時点で、環状バ
ッファの最終要素ｘ［１２７］に到達してしまうので、
第１３ブロックの第６，７，８個目の要素は、環状バッ
ファの直後に用意された環状バッファ先頭の要素ｘ［０
〜２］のコピーとの演算１１３を行い、第１３回目のラ
ップアラウンド処理１１４に入る。第１３回目のラップ
アラウンド処理１１４では、インデックス・レジスタ２
の値１２３にブロック・レジスタの値８を加算すると１
３１となり、要素数レジスタ７の値１２８以上になるの
で、インデックス・レジスタ２の値から要素数レジスタ
７の値１２８が減算され、結局インデックス・レジスタ
２の値は３となる。この値を用い、第１４ブロックの処
理が行われる。第１４ブロックではｘ［３〜１１］、第
１５ブロックではｘ［１２〜１９］、第１６ブロックで
はｘ［２０〜２７］に対する演算が行われる。第１６ブ
ロックの演算が終了すると、全１２８要素に対する演算
が終了する。
まる８要素を順次取り出し、演算に用いようとする。と
ころが、５個の要素に対し演算を行った時点で、環状バ
ッファの最終要素ｘ［１２７］に到達してしまうので、
第１３ブロックの第６，７，８個目の要素は、環状バッ
ファの直後に用意された環状バッファ先頭の要素ｘ［０
〜２］のコピーとの演算１１３を行い、第１３回目のラ
ップアラウンド処理１１４に入る。第１３回目のラップ
アラウンド処理１１４では、インデックス・レジスタ２
の値１２３にブロック・レジスタの値８を加算すると１
３１となり、要素数レジスタ７の値１２８以上になるの
で、インデックス・レジスタ２の値から要素数レジスタ
７の値１２８が減算され、結局インデックス・レジスタ
２の値は３となる。この値を用い、第１４ブロックの処
理が行われる。第１４ブロックではｘ［３〜１１］、第
１５ブロックではｘ［１２〜１９］、第１６ブロックで
はｘ［２０〜２７］に対する演算が行われる。第１６ブ
ロックの演算が終了すると、全１２８要素に対する演算
が終了する。
【００３０】図５は、ブロック長を８とした本発明の環
状バッファ制御装置において、演算処理１１３とラップ
アラウンド処理１１４が行われる様子を、時間を基準に
して表した図である。従来は、図１０に示すように、演
算処理１回につき１回のラップアラウンド処理が必要で
あったが、本発明により、図５に示すように、演算処理
８回につき１回のラップアラウンド処理で済むことにな
り、環状バッファ処理の大幅な高速化を図ることができ
る。
状バッファ制御装置において、演算処理１１３とラップ
アラウンド処理１１４が行われる様子を、時間を基準に
して表した図である。従来は、図１０に示すように、演
算処理１回につき１回のラップアラウンド処理が必要で
あったが、本発明により、図５に示すように、演算処理
８回につき１回のラップアラウンド処理で済むことにな
り、環状バッファ処理の大幅な高速化を図ることができ
る。
【００３１】また、副次的な効果として、従来法では、
図８，図１０に示すように、演算処理１１３とラップア
ラウンド処理１１４を交互に行うと、演算対象データ３
１のデータ・レジスタ５へのロード（ステップ１０３）
と、データ・レジスタ５内のデータへの演算（ステップ
１０４）を連続して行わざるを得ず、演算対象データ３
１をデータ・レジスタ５へ転送するロード命令を実行し
てから、実際にデータがデータ・レジスタ５にロードさ
れるまでに相当な遅延がある装置では、無駄な待ち時間
が生じるという問題があるが、本発明では、図２，図５
に示すように、複数回の演算処理１１３を連続して行う
ため、複数のデータのロード（ステップ１０３）と演算
（ステップ１０４）をインターリーブすることにより、
この待ちを回避することができ、一層の高速化を図るこ
とができる。
図８，図１０に示すように、演算処理１１３とラップア
ラウンド処理１１４を交互に行うと、演算対象データ３
１のデータ・レジスタ５へのロード（ステップ１０３）
と、データ・レジスタ５内のデータへの演算（ステップ
１０４）を連続して行わざるを得ず、演算対象データ３
１をデータ・レジスタ５へ転送するロード命令を実行し
てから、実際にデータがデータ・レジスタ５にロードさ
れるまでに相当な遅延がある装置では、無駄な待ち時間
が生じるという問題があるが、本発明では、図２，図５
に示すように、複数回の演算処理１１３を連続して行う
ため、複数のデータのロード（ステップ１０３）と演算
（ステップ１０４）をインターリーブすることにより、
この待ちを回避することができ、一層の高速化を図るこ
とができる。
【００３２】なお、本実施例では、インデックス・レジ
スタ２は、加算器１１によって０からカウント・アップ
され、要素数レジスタ７の値Ｎ以上になったことを比較
器８で検出することで、ラップアラウンド処理１１４を
行ったが、最初に要素数レジスタ７の値をインデックス
・レジスタ２に設定し、加算器１１の代わりに減算器を
用い、０に向かってカウント・ダウンし、０以下になっ
たことを比較器８で検出することで、ラップアラウンド
処理１１４としてもよい。
スタ２は、加算器１１によって０からカウント・アップ
され、要素数レジスタ７の値Ｎ以上になったことを比較
器８で検出することで、ラップアラウンド処理１１４を
行ったが、最初に要素数レジスタ７の値をインデックス
・レジスタ２に設定し、加算器１１の代わりに減算器を
用い、０に向かってカウント・ダウンし、０以下になっ
たことを比較器８で検出することで、ラップアラウンド
処理１１４としてもよい。
【００３３】また、本実施例では、読み出しデータ２０
は、いったんデータ・レジスタ５に収められ、それから
演算されるとしたが、読み出しデータ２０を直接演算器
６に入力する構成の装置でも、本発明は適用できる。
は、いったんデータ・レジスタ５に収められ、それから
演算されるとしたが、読み出しデータ２０を直接演算器
６に入力する構成の装置でも、本発明は適用できる。
【００３４】
【発明の効果】以上説明したように、本発明による環状
バッファ制御装置は、複数回の演算処理の後、１回のラ
ップアラウンド処理を行うように構成したため、ラップ
アラウンド処理のオーバヘッドを減らすことができ、高
速に環状バッファの各要素に対する演算処理を行うこと
ができるという効果を有する。
バッファ制御装置は、複数回の演算処理の後、１回のラ
ップアラウンド処理を行うように構成したため、ラップ
アラウンド処理のオーバヘッドを減らすことができ、高
速に環状バッファの各要素に対する演算処理を行うこと
ができるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明により、環状バッファ内のデータに対し
て演算を行う時のフロー・チャートである。
て演算を行う時のフロー・チャートである。
【図３】本発明により環状バッファのデータを更新する
時のフロー・チャートである。
時のフロー・チャートである。
【図４】具体的な環状バッファの動作例を示すメモリ・
マップである。
マップである。
【図５】具体的な環状バッファの動作例を示すタイム・
チャートである。
チャートである。
【図６】環状バッファの論理的な概念と物理的な実現の
関係を表した図である。
関係を表した図である。
【図７】従来の環状バッファ制御装置の実施例を示すブ
ロック図である。
ロック図である。
【図８】従来法により、環状バッファ内のデータに対し
て演算を行う時のフロー・チャートである。
て演算を行う時のフロー・チャートである。
【図９】従来法により環状バッファのデータを更新する
時のフロー・チャートである。
時のフロー・チャートである。
【図１０】従来の環状バッファの動作例を示すタイム・
チャートである。
チャートである。
１ ベース・レジスタ ２ インデックス・レジスタ ３ 第１の加算器 ４ データ・メモリ ５ データ・レジスタ ６ 演算器 ７ 要素数レジスタ ８ 第１の比較器 ９ 減算器 １０ ブロック長レジスタ １１ 第２の加算器 １２ 外部入力レジスタ １３ 入力インデックス・レジスタ １４ 第３の加算器 １５ 第２の比較器 １６ 第４の加算器 １７ プログラム・メモリ １８ 命令実行制御部 １９ 読み出しアドレス ２０ 読み出しデータ ２１ 書き込みアドレス ２２ 書き込みデータ ２３ 複製アドレス ２４ オフセット ２５ 到達判定出力 ２６ 複製判定出力 ３１ 演算対象データ ３２ 次の演算対象データ ３３ 環状バッファ領域
Claims (3)
- 【請求項１】環状バッファの開始アドレスを保持するベ
ース・レジスタと、 現在の演算対象データを指示するインデックス・レジス
タと、 前記ベース・レジスタの値と前記インデックス・レジス
タの値および後記命令実行制御部からのオフセットを加
算して、演算対象データの読み出しアドレスを決定する
第１の加算器と、 操作対象となるデータを収めるデータ・メモリと、 前記読み出しアドレスに従って前記データ・メモリから
読み出されたデータを格納するデータ・レジスタと、 このデータ・レジスタ中に格納されたデータに対して演
算を行う演算器と、 環状バッファ中の要素数を保持する要素数レジスタと、 一括処理される要素数を保持するブロック長レジスタ
と、 前記演算を前記ブロック長レジスタに設定された回数分
行った後に前記ブロック長レジスタの値を前記インデッ
クス・レジスタの値に加算する第２の加算器と、 前記ブロック長レジスタの値を前記インデックス・レジ
スタの値に加算した後に前記要素数レジスタの値とイン
デックス・レジスタの値を比較する第１の比較器と、 前記インデックス・レジスタの値が前記要素数レジスタ
の値以上である時にインデックス・レジスタの値から要
素数レジスタの値を減算する第１の減算器と、 環状バッファに入れるべき新しい値を保持する外部入力
レジスタと、 この外部入力レジスタの値を入れるべき環状バッファ上
の位置を保持する入力インデックス・レジスタと、 この入力インデックス・レジスタの値と前記ベース・レ
ジスタの値を加算し、前記外部入力レジスタの値を書き
込むべき前記データ・メモリ上のアドレスを決定する第
３の加算器と、 前記入力インデックス・レジスタの値が前記ブロック長
レジスタの値未満であることを判定する第２の比較器
と、 この第２の比較器の出力が真であった時、前記書き込み
アドレスに前記要素数レジスタの値を加算したアドレス
を生成する第４の加算器と、 全体を制御するソフトウェアを収めるプログラム・メモ
リと、 このプログラム・メモリの内容と前記第１の比較器およ
び前記第２の比較器の出力を参照し、全体を制御する命
令実行制御部とを備えることを特徴とする環状バッファ
制御装置。 - 【請求項２】第２の加算器に代えて第２の減算器を備
え、 最初に前記要素数レジスタの値を前記インデックス・レ
ジスタに設定して前記第２の減算器を用いてカウント・
ダウンし、 前記第１の比較器が、０以下になったことを検出するこ
とを特徴とする請求項１記載の環状バッファ制御装置。 - 【請求項３】前記演算器が、前記データ・メモリからデ
ータを読み出し、データ・メモリ中に格納されたデータ
に対して直接演算を行うことを特徴とする請求項１記載
の環状バッファ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201653A JP2550921B2 (ja) | 1994-08-26 | 1994-08-26 | 環状バッファ制御装置 |
| US08/520,182 US5535412A (en) | 1994-08-26 | 1995-08-28 | Circular buffer controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6201653A JP2550921B2 (ja) | 1994-08-26 | 1994-08-26 | 環状バッファ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863334A true JPH0863334A (ja) | 1996-03-08 |
| JP2550921B2 JP2550921B2 (ja) | 1996-11-06 |
Family
ID=16444666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6201653A Expired - Fee Related JP2550921B2 (ja) | 1994-08-26 | 1994-08-26 | 環状バッファ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535412A (ja) |
| JP (1) | JP2550921B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523884A (ja) * | 2003-04-16 | 2006-10-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 並行して実行されるプロセスがｆｉｆｏバッファを介して通信するデータ処理 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659698A (en) * | 1994-11-01 | 1997-08-19 | Motorola, Inc. | Method and apparatus for generating a circular buffer address in integrated circuit that performs multiple communications tasks |
| US6148381A (en) * | 1997-04-08 | 2000-11-14 | Advanced Micro Devices, Inc. | Single-port trace buffer architecture with overflow reduction |
| US6618775B1 (en) | 1997-08-15 | 2003-09-09 | Micron Technology, Inc. | DSP bus monitoring apparatus and method |
| US6862635B1 (en) | 1998-11-13 | 2005-03-01 | Cray Inc. | Synchronization techniques in a multithreaded environment |
| US6807615B1 (en) * | 1999-04-08 | 2004-10-19 | Sun Microsystems, Inc. | Apparatus and method for providing a cyclic buffer using logical blocks |
| US8965175B2 (en) * | 2001-04-09 | 2015-02-24 | Monitoring Technology Corporation | Data recording and playback system and method |
| US7269608B2 (en) * | 2001-05-30 | 2007-09-11 | Sun Microsystems, Inc. | Apparatus and methods for caching objects using main memory and persistent memory |
| US6771693B2 (en) * | 2001-12-27 | 2004-08-03 | Interdigital Technology Corporation | Enhanced rake structure |
| US6941441B2 (en) * | 2003-03-12 | 2005-09-06 | Intel Corporation | Method and apparatus for handling cyclic buffer access |
| US7873810B2 (en) * | 2004-10-01 | 2011-01-18 | Mips Technologies, Inc. | Microprocessor instruction using address index values to enable access of a virtual buffer in circular fashion |
| US7315937B2 (en) * | 2004-10-01 | 2008-01-01 | Mips Technologies, Inc. | Microprocessor instructions for efficient bit stream extractions |
| US20090144493A1 (en) * | 2007-11-30 | 2009-06-04 | Microsoft Corporation | Circular Buffer Maping |
| JP2010160653A (ja) * | 2009-01-07 | 2010-07-22 | Renesas Electronics Corp | リングバッファ回路及びその制御回路 |
| US8958931B2 (en) * | 2012-05-07 | 2015-02-17 | Flightaware, Llc | System and method for collecting remotely located positional data |
| US10056132B1 (en) * | 2016-02-16 | 2018-08-21 | Seagate Technology Llc | Assignable registers on a preamp chip |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05293868A (ja) * | 1992-04-17 | 1993-11-09 | Fanuc Ltd | 射出成形機の射出制御方法 |
| WO1996009926A1 (de) * | 1994-09-28 | 1996-04-04 | Arburg Gmbh & Co. | Verfahren zur beeinflussung von maschineneinstellgrössen sowie vorrichtung zur durchführung des verfahrens |
| JPH11512665A (ja) * | 1995-10-02 | 1999-11-02 | アルブルク ゲーエムベーハー ウント コー． | 周期的に動作する機械の工具内圧経過制御方法 |
| DE102007061775A1 (de) * | 2007-12-20 | 2009-07-02 | Geiger Technik Gmbh | Spritzgussverfahren und zugehörige Anlage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043870A (en) * | 1982-02-24 | 1991-08-27 | At&T Bell Laboratories | Computer with automatic mapping of memory contents into machine registers during program execution |
| US4513392A (en) * | 1982-05-25 | 1985-04-23 | Honeywell Information Systems Inc. | Method and apparatus for generating a repetitive serial pattern using a recirculating shift register |
| US4914568A (en) * | 1986-10-24 | 1990-04-03 | National Instruments, Inc. | Graphical system for modelling a process and associated method |
| JPH03248226A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | マイクロプロセッサ |
| US5388238A (en) * | 1992-07-24 | 1995-02-07 | At&T Corp. | System and method for monitoring the validity of circulating pointers in a FIFO memory |
| US5463749A (en) * | 1993-01-13 | 1995-10-31 | Dsp Semiconductors Ltd | Simplified cyclical buffer |
-
1994
- 1994-08-26 JP JP6201653A patent/JP2550921B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-28 US US08/520,182 patent/US5535412A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05293868A (ja) * | 1992-04-17 | 1993-11-09 | Fanuc Ltd | 射出成形機の射出制御方法 |
| WO1996009926A1 (de) * | 1994-09-28 | 1996-04-04 | Arburg Gmbh & Co. | Verfahren zur beeinflussung von maschineneinstellgrössen sowie vorrichtung zur durchführung des verfahrens |
| JPH11512665A (ja) * | 1995-10-02 | 1999-11-02 | アルブルク ゲーエムベーハー ウント コー． | 周期的に動作する機械の工具内圧経過制御方法 |
| DE102007061775A1 (de) * | 2007-12-20 | 2009-07-02 | Geiger Technik Gmbh | Spritzgussverfahren und zugehörige Anlage |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006523884A (ja) * | 2003-04-16 | 2006-10-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 並行して実行されるプロセスがｆｉｆｏバッファを介して通信するデータ処理 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5535412A (en) | 1996-07-09 |
| JP2550921B2 (ja) | 1996-11-06 |
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