JPH0766032B2 - テストシステム - Google Patents
テストシステムInfo
- Publication number
- JPH0766032B2 JPH0766032B2 JP58178604A JP17860483A JPH0766032B2 JP H0766032 B2 JPH0766032 B2 JP H0766032B2 JP 58178604 A JP58178604 A JP 58178604A JP 17860483 A JP17860483 A JP 17860483A JP H0766032 B2 JPH0766032 B2 JP H0766032B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- sequence number
- random access
- access memory
- test module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Description
本発明はテストシステムに関するものであって、詳しく
は、所定のテスト機能を有する複数のテストモジュール
を用いてテスト対象物に対するテストを行うように構成
されたテストシステムに関するものであり、各テストモ
ジュールの動作条件の設定が共通の条件設定手段を用い
ることにより行え、テスト対象物の変更や追加に対して
容易に対応でき、さらに、比較的短時間で所定のテスト
が実行できる新しいテストシステムを提供するものであ
る。
は、所定のテスト機能を有する複数のテストモジュール
を用いてテスト対象物に対するテストを行うように構成
されたテストシステムに関するものであり、各テストモ
ジュールの動作条件の設定が共通の条件設定手段を用い
ることにより行え、テスト対象物の変更や追加に対して
容易に対応でき、さらに、比較的短時間で所定のテスト
が実行できる新しいテストシステムを提供するものであ
る。
テストシステムの一種に、アナログLSIテストシステム
がある。 一般に、このようなシステムでは、テストすべきLSIに
応じて各テストモジュールの動作条件が設定され、所定
のテスト動作が実行される。
がある。 一般に、このようなシステムでは、テストすべきLSIに
応じて各テストモジュールの動作条件が設定され、所定
のテスト動作が実行される。
ところで、従来のシステムにおける動作条件の設定は、
各テストモジュールの機能や属性などが記述されている
説明書を読みながら行わなければならず、動作条件設定
に相当の工数を要している。また、テスト対象物の変更
や追加に対しては、テストモジュールのみならずシステ
ム全体のプログラムも変更しなければならず、簡単に行
うことはできない。 一方、テスト実行にあたっては、設定された各テストモ
ジュールの動作条件を予め共通の制御部に格納してお
き、その都度必要な設定データを所定のテストモジュー
ルに送り出すように構成されているので、このような前
処理の相当の時間を要し、テスト実行時間の短縮を阻害
する一因になっている。 本発明は、これら従来の欠点を解決したものであり、そ
の目的は、各テストモジュールの動作条件の設定が共通
の条件設定手段を用いることにより行え、テスト対象物
の変更や追加に対して容易に対応でき、さらに、比較的
短時間で所定のテストが実行できる新しいテストシステ
ムを提供するものである。
各テストモジュールの機能や属性などが記述されている
説明書を読みながら行わなければならず、動作条件設定
に相当の工数を要している。また、テスト対象物の変更
や追加に対しては、テストモジュールのみならずシステ
ム全体のプログラムも変更しなければならず、簡単に行
うことはできない。 一方、テスト実行にあたっては、設定された各テストモ
ジュールの動作条件を予め共通の制御部に格納してお
き、その都度必要な設定データを所定のテストモジュー
ルに送り出すように構成されているので、このような前
処理の相当の時間を要し、テスト実行時間の短縮を阻害
する一因になっている。 本発明は、これら従来の欠点を解決したものであり、そ
の目的は、各テストモジュールの動作条件の設定が共通
の条件設定手段を用いることにより行え、テスト対象物
の変更や追加に対して容易に対応でき、さらに、比較的
短時間で所定のテストが実行できる新しいテストシステ
ムを提供するものである。
本発明は テスト対象物に対する所定のテスト機能を有する複数の
テストモジュールがシステムバスを介して上位プロセッ
サと並列に接続され、テスト実行に先行して前記上位プ
ロセッサから各テストモジュールに複数のシーケンス番
号，制御コード，パラメータを含む一連のデータがダウ
ンロードされ、テスト実行にあたっては前記上位プロセ
ッサは各テストモジュールにシーケンス番号を送り出す
ように構成されたテストシステムであって、 各テストモジュールには、システムバスに接続されたバ
スインタフェースと、バスインタフェースに接続された
ランダムアクセスメモリと、これらバスインタフェース
およびランダムアクセスメモリに接続されたプロセッサ
が設けられ、 各テストモジュールにバスインタフェースを介してダウ
ンロードされる一連のデータの各シーケンス番号は各テ
ストモジュール毎にプロセッサにより個別のアドレスに
変換されて変換テーブルとして各ランダムアクセスメモ
リに格納されるとともに各シーケンス番号に続くダウン
ロードデータは各シーケンス番号が変換されたアドレス
を先頭にしてそれぞれの変換テーブルに格納され、 テスト実行にあたっては前記上位プロセッサは前記シス
テムバスを介して各テストモジュールにシーケンス番号
を送り出し、各テストモジュールはランダムアクセスメ
モリに格納されている変換テーブルから各シーケンス番
号に対応したアドレスを読み出してランダムアクセスメ
モリの該当するアドレス部分に格納されているダウンロ
ードデータを読み出し所定のテスト動作を実行すること
を特徴とするものである。
テストモジュールがシステムバスを介して上位プロセッ
サと並列に接続され、テスト実行に先行して前記上位プ
ロセッサから各テストモジュールに複数のシーケンス番
号，制御コード，パラメータを含む一連のデータがダウ
ンロードされ、テスト実行にあたっては前記上位プロセ
ッサは各テストモジュールにシーケンス番号を送り出す
ように構成されたテストシステムであって、 各テストモジュールには、システムバスに接続されたバ
スインタフェースと、バスインタフェースに接続された
ランダムアクセスメモリと、これらバスインタフェース
およびランダムアクセスメモリに接続されたプロセッサ
が設けられ、 各テストモジュールにバスインタフェースを介してダウ
ンロードされる一連のデータの各シーケンス番号は各テ
ストモジュール毎にプロセッサにより個別のアドレスに
変換されて変換テーブルとして各ランダムアクセスメモ
リに格納されるとともに各シーケンス番号に続くダウン
ロードデータは各シーケンス番号が変換されたアドレス
を先頭にしてそれぞれの変換テーブルに格納され、 テスト実行にあたっては前記上位プロセッサは前記シス
テムバスを介して各テストモジュールにシーケンス番号
を送り出し、各テストモジュールはランダムアクセスメ
モリに格納されている変換テーブルから各シーケンス番
号に対応したアドレスを読み出してランダムアクセスメ
モリの該当するアドレス部分に格納されているダウンロ
ードデータを読み出し所定のテスト動作を実行すること
を特徴とするものである。
各テストモジュールには、上位プロセッサからシステム
バスSBを介して、複数のシーケンス番号，制御コード，
パラメータを含む一連のデータがダウンロードされる。 これら一連のデータのうちの各シーケンス番号は各テス
トモジュールが判断しやすいコード形式のアドレスに変
換された後変換テーブルとしてメモリに格納され、各シ
ーケンス番号に続く制御コード，パラメータは変換テー
ブルの各シーケンス番号に対応したアドレスを先頭とす
る領域に続いて格納される。 そして、テスト実行時には、このメモリに格納されてい
る変換テーブルをシーケンス番号により直接アクセスす
る。すなわち、メモリに格納されている複数のデータの
先頭アドレスを、シーケンス番号を外部ポインターとし
て指示することができる。 これにより、変換テーブルを用いない従来のソフトウェ
ア検索の場合に必要な時間を零にできる。
バスSBを介して、複数のシーケンス番号，制御コード，
パラメータを含む一連のデータがダウンロードされる。 これら一連のデータのうちの各シーケンス番号は各テス
トモジュールが判断しやすいコード形式のアドレスに変
換された後変換テーブルとしてメモリに格納され、各シ
ーケンス番号に続く制御コード，パラメータは変換テー
ブルの各シーケンス番号に対応したアドレスを先頭とす
る領域に続いて格納される。 そして、テスト実行時には、このメモリに格納されてい
る変換テーブルをシーケンス番号により直接アクセスす
る。すなわち、メモリに格納されている複数のデータの
先頭アドレスを、シーケンス番号を外部ポインターとし
て指示することができる。 これにより、変換テーブルを用いない従来のソフトウェ
ア検索の場合に必要な時間を零にできる。
以下、図面を用いて詳細に説明する。 図面は、本発明の一実施例の要部を示すブロック図であ
って、SBはシステムバス、TMはテストモジュール、BIF
はバスインタフェース、RAMはランダムアクセスメモ
リ、CPUはプロセッサである。 バスインタフェースBIFにはシステムバスSBから例えば1
6ビットのシーケンス番号S1が加えられ、プロセッサCPU
から例えば16ビットのアドレスS2およびランダムアクセ
スメモリRAMに加えるアドレスをシステムバスSBまたは
プロセッサCPUに切り換えるアドレス切換信号S3が加え
られる。バスインタフェースBIFからランダムアクセス
メモリRAMにはこれら16ビットのシーケンス番号S1また
はアドレスS2が加えられ、プロセッサCPUにはシステム
バスSBからのデータ到来を示す検出信号S4が加えられ
る。ランダムアクセスメモリRAMにはランダムアクセス
メモリRAMからプロセッサCPUに加えられる16ビットのア
ドレスを８ビット単位で読み取るためにアドレスの上位
８ビットと下位８ビットとを選択するバイト選択信号S5
がプロセッサCPUから加えられる。そして、ランダムア
クセスメモリRAMとプロセッサCPUの間では８ビット単位
で変換アドレスデータS6の授受が行われる。 このように構成される装置の動作について説明する。 まず、テスト動作の実行に先立ち、システムバスSBを介
して上位プロセッサ（図示せず）から各テストモジュー
ルTMに複数のシーケンス番号S1,制御コード，パラメー
タを含む一連のデータがダウンロードされる。ここで、
シーケンス番号S1はテストの順番を表すものであり、制
御コードはそのシーケンス番号における処理の内容（例
えば測定条件設定、測定、設定解除など）を表すもので
あり、パラメータは例えば具体的な条件設定値を表すも
のである。 各テストモジュールTMは、これら一連のデータを構成す
るシーケンス番号S1をプロセッサCPUによりテストモジ
ュールTMが判断しやすいコード形式（例えば16進数）の
アドレスS6に変換し、変換テーブルとしてランダムアク
セスメモリRAMに格納する。そして、各シーケンス番号S
1に続く制御コード，パラメータなどのダウンロードデ
ータは、ランダムアクセスメモリRAMに格納されている
変換テーブルの各シーケンス番号に対応したアドレスを
先頭とする部分に格納される。ここで、ランダムアクセ
スメモリRAMへの変換アドレスS6およびダウンロードデ
ータの格納にあたっては、ランダムアクセスメモリRAM
へのアドレスがプロセッサCPUから加えられるようにバ
スインタフェースBIFに対しアドレス切換信号S3を加え
る。 このようにしてランダムアクセスメモリRAMへの変換ア
ドレスS6およびダウンロードデータの格納が完了した
ら、プロセッサCPUはランダムアクセスメモリRAMへのア
ドレスがバスインタフェースBIFから加えられるように
バスインタフェースBIFに対しアドレス切換信号S3を加
える。 上位プロセッサからシステムバスSBにテスト実行のため
のシーケンス番号S1が送られてくると、各テストモジュ
ールTMのバスインタフェースBIFはデータ到来を表す検
出信号S4をプロセッサCPUに加える。各プロセッサCPUは
バイト選択信号S5をそれぞれのランダムアクセスメモリ
RAMに加える。これにより、各テストモジュールTMのラ
ンダムアクセスメモリRAMに格納されている変換テーブ
ルから、シーケンス番号S1に対応した変換アドレスS6が
直接読み出され、バイト選択信号S5に従って８ビットず
つプロセッサCPUに読み取られる。各テストモジュールT
MのプロセッサCPUはこのようにしてランダムアクセスメ
モリRAMに格納されている変換テーブルから読み取った
変換アドレスS6に従ってランダムアクセスメモリRAMの
該当するアドレスを先頭にする部分に格納されているダ
ウンロードデータを読み出し、所定のテスト動作を実行
する。 このような構成によれば、シーケンス番号S1により直接
各テストモジュールTMのランダムアクセスメモリRAMを
アクセスして変換アドレスを読み出すことができるの
で、ソフトウェアにより検索する場合に比べて読み出し
に要する時間を大幅に短縮すことができる。特に、16ビ
ットのデータから８ビットのプロセッサCPUで必要な16
ビットのデータを検索する場合には相当の演算時間が必
要となるが、このように構成することにより検索のため
の演算時間を零にすることができる。また、テスト実行
時には、上位プロセッサCPUからはシーケンス番号を送
り出すだけでよく、より一層のテスト時間の短縮が図れ
る。 また、このような構成によれば、テスト対象物の変更や
追加に対しては必要なテストモジュールTMの動作条件を
例えばターミナルを用いて個々に変更すればよく、容易
に対処することができる。具体的には、該当するテスト
モジュールTMのメモリに格納されている変換テーブルの
データの追加や削除や変更を行う。 例えばダウンロード時点ではシーケンス番号「100」に
ついてはパラメータデータなどがなくて応答しないよう
になっていたテストモジュールTMについては、そのテス
トモジュールTMにそれらのデータを追加するとともにそ
れらのデータの先頭をシーケンス番号「100」に対応し
たアドレスと関連付けることにより、シーケンス番号
「100」による動作を追加実行させることができる。逆
に、あるテストモジュールTMにおけるあるシーケンス番
号による動作の削除にあたってはその変換テーブルに格
納されているシーケンス番号のデータを削除すればよ
く、あるテストモジュールTMにおけるあるシーケンス番
号による動作の変更にあたってはその変換テーブルに格
納されているシーケンス番号のデータを変更すればよ
い。 これにより、同じシーケンス番号による異なる処理の要
求や、異なるシーケンス番号による同じ処理の要求に対
処することができる。
って、SBはシステムバス、TMはテストモジュール、BIF
はバスインタフェース、RAMはランダムアクセスメモ
リ、CPUはプロセッサである。 バスインタフェースBIFにはシステムバスSBから例えば1
6ビットのシーケンス番号S1が加えられ、プロセッサCPU
から例えば16ビットのアドレスS2およびランダムアクセ
スメモリRAMに加えるアドレスをシステムバスSBまたは
プロセッサCPUに切り換えるアドレス切換信号S3が加え
られる。バスインタフェースBIFからランダムアクセス
メモリRAMにはこれら16ビットのシーケンス番号S1また
はアドレスS2が加えられ、プロセッサCPUにはシステム
バスSBからのデータ到来を示す検出信号S4が加えられ
る。ランダムアクセスメモリRAMにはランダムアクセス
メモリRAMからプロセッサCPUに加えられる16ビットのア
ドレスを８ビット単位で読み取るためにアドレスの上位
８ビットと下位８ビットとを選択するバイト選択信号S5
がプロセッサCPUから加えられる。そして、ランダムア
クセスメモリRAMとプロセッサCPUの間では８ビット単位
で変換アドレスデータS6の授受が行われる。 このように構成される装置の動作について説明する。 まず、テスト動作の実行に先立ち、システムバスSBを介
して上位プロセッサ（図示せず）から各テストモジュー
ルTMに複数のシーケンス番号S1,制御コード，パラメー
タを含む一連のデータがダウンロードされる。ここで、
シーケンス番号S1はテストの順番を表すものであり、制
御コードはそのシーケンス番号における処理の内容（例
えば測定条件設定、測定、設定解除など）を表すもので
あり、パラメータは例えば具体的な条件設定値を表すも
のである。 各テストモジュールTMは、これら一連のデータを構成す
るシーケンス番号S1をプロセッサCPUによりテストモジ
ュールTMが判断しやすいコード形式（例えば16進数）の
アドレスS6に変換し、変換テーブルとしてランダムアク
セスメモリRAMに格納する。そして、各シーケンス番号S
1に続く制御コード，パラメータなどのダウンロードデ
ータは、ランダムアクセスメモリRAMに格納されている
変換テーブルの各シーケンス番号に対応したアドレスを
先頭とする部分に格納される。ここで、ランダムアクセ
スメモリRAMへの変換アドレスS6およびダウンロードデ
ータの格納にあたっては、ランダムアクセスメモリRAM
へのアドレスがプロセッサCPUから加えられるようにバ
スインタフェースBIFに対しアドレス切換信号S3を加え
る。 このようにしてランダムアクセスメモリRAMへの変換ア
ドレスS6およびダウンロードデータの格納が完了した
ら、プロセッサCPUはランダムアクセスメモリRAMへのア
ドレスがバスインタフェースBIFから加えられるように
バスインタフェースBIFに対しアドレス切換信号S3を加
える。 上位プロセッサからシステムバスSBにテスト実行のため
のシーケンス番号S1が送られてくると、各テストモジュ
ールTMのバスインタフェースBIFはデータ到来を表す検
出信号S4をプロセッサCPUに加える。各プロセッサCPUは
バイト選択信号S5をそれぞれのランダムアクセスメモリ
RAMに加える。これにより、各テストモジュールTMのラ
ンダムアクセスメモリRAMに格納されている変換テーブ
ルから、シーケンス番号S1に対応した変換アドレスS6が
直接読み出され、バイト選択信号S5に従って８ビットず
つプロセッサCPUに読み取られる。各テストモジュールT
MのプロセッサCPUはこのようにしてランダムアクセスメ
モリRAMに格納されている変換テーブルから読み取った
変換アドレスS6に従ってランダムアクセスメモリRAMの
該当するアドレスを先頭にする部分に格納されているダ
ウンロードデータを読み出し、所定のテスト動作を実行
する。 このような構成によれば、シーケンス番号S1により直接
各テストモジュールTMのランダムアクセスメモリRAMを
アクセスして変換アドレスを読み出すことができるの
で、ソフトウェアにより検索する場合に比べて読み出し
に要する時間を大幅に短縮すことができる。特に、16ビ
ットのデータから８ビットのプロセッサCPUで必要な16
ビットのデータを検索する場合には相当の演算時間が必
要となるが、このように構成することにより検索のため
の演算時間を零にすることができる。また、テスト実行
時には、上位プロセッサCPUからはシーケンス番号を送
り出すだけでよく、より一層のテスト時間の短縮が図れ
る。 また、このような構成によれば、テスト対象物の変更や
追加に対しては必要なテストモジュールTMの動作条件を
例えばターミナルを用いて個々に変更すればよく、容易
に対処することができる。具体的には、該当するテスト
モジュールTMのメモリに格納されている変換テーブルの
データの追加や削除や変更を行う。 例えばダウンロード時点ではシーケンス番号「100」に
ついてはパラメータデータなどがなくて応答しないよう
になっていたテストモジュールTMについては、そのテス
トモジュールTMにそれらのデータを追加するとともにそ
れらのデータの先頭をシーケンス番号「100」に対応し
たアドレスと関連付けることにより、シーケンス番号
「100」による動作を追加実行させることができる。逆
に、あるテストモジュールTMにおけるあるシーケンス番
号による動作の削除にあたってはその変換テーブルに格
納されているシーケンス番号のデータを削除すればよ
く、あるテストモジュールTMにおけるあるシーケンス番
号による動作の変更にあたってはその変換テーブルに格
納されているシーケンス番号のデータを変更すればよ
い。 これにより、同じシーケンス番号による異なる処理の要
求や、異なるシーケンス番号による同じ処理の要求に対
処することができる。
以上説明したように、本発明によるば、各テストモジュ
ールの動作時の動作条件の設定が比較的短時間で行え、
テスト対象物の変更や追加に容易に対応でき、さらに、
テストも短時間で実行できる複数のテストモジュールを
用いたテストシステムが実現でき、LSIのみならず、各
種のテスト対象物のテストシステムとして実用上の効果
は大きい。
ールの動作時の動作条件の設定が比較的短時間で行え、
テスト対象物の変更や追加に容易に対応でき、さらに、
テストも短時間で実行できる複数のテストモジュールを
用いたテストシステムが実現でき、LSIのみならず、各
種のテスト対象物のテストシステムとして実用上の効果
は大きい。
図面は本発明の一実施例を示すブロック図である。 SB……システムバス、TM……テストモジュール、BIF…
…バスインタフェースBIF、RAM……ランダムアクセスメ
モリ、CPU……プロセッサ。
…バスインタフェースBIF、RAM……ランダムアクセスメ
モリ、CPU……プロセッサ。
Claims (1)
- 【請求項１】テスト対象物に対する所定のテスト機能を
有する複数のテストモジュールがシステムバスを介して
上位プロセッサと並列に接続され、テスト実行に先行し
て前記上位プロセッサから各テストモジュールに複数の
シーケンス番号，制御コード，パラメータを含む一連の
データがダウンロードされ、テスト実行にあたっては前
記上位プロセッサは各テストモジュールにシーケンス番
号を送り出すように構成されたテストシステムであっ
て、 各テストモジュールには、システムバスに接続されたバ
スインタフェースと、バスインタフェースに接続された
ランダムアクセスメモリと、これらバスインタフェース
およびランダムアクセスメモリに接続されたプロセッサ
が設けられ、 各テストモジュールにバスインタフェースを介してダウ
ンロードされる一連のデータの各シーケンス番号は各テ
ストモジュール毎にプロセッサにより個別のアドレスに
変換されて変換テーブルとして各ランダムアクセスメモ
リに格納されるとともに各シーケンス番号に続くダウン
ロードデータは各シーケンス番号が変換されたアドレス
を先頭にしてそれぞれの変換テーブルに格納され、 テスト実行にあたっては前記上位プロセッサは前記シス
テムバスを介して各テストモジュールにシーケンス番号
を送り出し、各テストモジュールはランダムアクセスメ
モリに格納されている変換テーブルから各シーケンス番
号に対応したアドレスを読み出してランダムアクセスメ
モリの該当するアドレス部分に格納されているダウンド
ロードデータを読み出し所定のテスト動作を実行するこ
とを特徴とするテストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178604A JPH0766032B2 (ja) | 1983-09-27 | 1983-09-27 | テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178604A JPH0766032B2 (ja) | 1983-09-27 | 1983-09-27 | テストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070373A JPS6070373A (ja) | 1985-04-22 |
| JPH0766032B2 true JPH0766032B2 (ja) | 1995-07-19 |
Family
ID=16051354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178604A Expired - Lifetime JPH0766032B2 (ja) | 1983-09-27 | 1983-09-27 | テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766032B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0128064B1 (ko) * | 1987-09-14 | 1998-04-21 | 엔. 라이스 머레트 | Vlsi 검사 시스템용 기능 어레이 시퀜싱 시스템 및 vlsi 검사 방법 |
| JPH0288113U (ja) * | 1988-12-26 | 1990-07-12 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55126842A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Automatic testing equipment for vehicle |
| JPS5698302A (en) * | 1979-12-29 | 1981-08-07 | Mitsubishi Electric Corp | Test station for monitoring system |
-
1983
- 1983-09-27 JP JP58178604A patent/JPH0766032B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070373A (ja) | 1985-04-22 |
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