JPH0863407A - 情報転送制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 情報転送制御装置に関し、ステータス又はス
テータス・バリッドの異常を通知可能とすることを目的
とする。 【構成】 データバス１０とステータスバス１１とステ
ータス・バリッドを転送する信号線１２により結合さ
れ、データ受信完了後ステータスをステータス・バリッ
ドと同時に送信元に送信して、送信元と受信元との間の
データ転送を行う複数の機能単位１４，１５で構成され
た情報転送制御装置において、異常状態を通知する新た
な信号線１６と、ステータス・バリッドが所定の時間内
に受信されない時、又は、ステータスにパリティエラー
が発生するか、コードエラーが発生した時、新たな信号
線を経て送信元機能単位から受信元機能単位に異常状態
を通知すると共にこの通知を認識する通知及び認識手段
１７を設け、新たな信号線を経て異常状態が通知された
時受信元機能単位が異常終了処理を行うように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の機能単位により構
成される装置に係り、特に該機能単位相互間がデータバ
スとステータスバス及び該ステータスバスのステータス
が有効であることを示すステータス・バリッドを転送す
る信号線で結合されている場合、前記ステータスの異常
又はステータス・バリッドの異常を通知することを可能
とする情報転送制御装置に関する。

【０００２】複数の機能単位で構成され、この機能単位
間で相互にデータを転送する情報転送制御装置では、デ
ータを送信する機能単位をマスタとし、このデータを受
信する機能単位をスレーブとすれば、マスタがデータバ
スを介してスレーブにデータを送信した時、スレーブ
は、このデータが正常に受信されたか否かを通知するた
めのステータスをステータスバスを介してマスタに送信
すると共に、このステータスの有効を示すステータス・
バリッドを同時に専用の信号線を介してマスタに送信し
ている。

【０００３】ところで、このステータス・バリッドがマ
スタに受信されない場合、マスタはステータスを受領す
ることが出来ないため、正常終了処理が不可能となり、
ステータスにエラーが発生した場合も、正常終了処理が
不可能となる。

【０００４】従って、マスタは異常終了処理を行って、
データの再送を行う等のリトライ動作を行うこととなる
ため、データバスや、ステータスバスの占有時間が長く
なって情報転送制御装置の処理効率が低下する。このた
め、その対策が求められている。

【０００５】

【従来の技術】図１３は従来技術の一例を説明するブロ
ック図である。ディスク制御装置２は複数の機能単位、
即ち、チャネルアダプタ５と６、デバイスアダプタ７と
８及びリソースマネージャ９から構成されており、チャ
ネル１とディスク装置３又は４との間のデータ転送を制
御する。

【０００６】チャネル１はディスク装置３とデータ転送
を行う場合、チャネルアダプタ５に対し、ディスク装置
３の機番とシリンダ番号とヘッド番号とセクタ番号とを
指定してデータの書込み又は読出しを指示する。

【０００７】チャネルアダプタ５はリソースマネージャ
９からデータバス１０の使用権を得ると、デバイスアダ
プタ７と結合し、デバイスアダプタ７に指示して、デー
タの書込みではディスク装置３の指定されたヘッドを指
定されたシリンダの指定されたセクタに位置付けさせる
と、チャネル１が送出するデータをデータバス１０を介
してデバイスアダプタ７に転送し、ディスク装置３に書
込ませる。

【０００８】又、データの読出しを指示されていた場合
は、チャネルアダプタ５はデバイスアダプタ７に指示し
て、ディスク装置３のヘッドを指定されたシリンダの指
定されたセクタに位置付けさせ、ヘッドが読出すデータ
をデータバス１０を経て受領し、チャネル１に転送す
る。

【０００９】図１４は図１３の動作を説明するタイムチ
ャートである。例えば、チャネルアダプタ５からデバイ
スアダプタ７を経てディスク装置３にデータを書込む場
合、チャネルアダプタ５は図１４のマスタ送信部に示す
如く、クロックに同期して、例えば３ブロックのデータ
をバッファメモリに１ブロックずつ順次書込むと共に、
データバス１０に順次送出する。

【００１０】従って、データバス１０には、図１４のデ
ータバスに示す如く、３ブロックのデータが１ブロック
ずつ順次送出され、デバイスアダプタ７のバッファメモ
リに図１４のスレーブデータ受信部に示す如く、順次１
ブロックずつ格納される。

【００１１】この時図１４のスレーブ受信データチェッ
クに示す如く、デバイスアダプタ７のエラーチェック回
路が受信したデータを１ブロックずつチェックし、エラ
ーがあるか否かを検出する。

【００１２】デバイスアダプタ７は、このエラーチェッ
クが完了すると、図１４のスレーブステータス送信部に
示す如く、このエラーチェックの結果を複数ビットのス
テータスとして作成する。

【００１３】そして、図１４のステータス・バリッドに
示す如く、信号線１２にステータス・バリッドを送出す
ると同時に、図１４のステータスバスに示す如く、前記
ステータスを、ステータスバス１１を介してチャネルア
ダプタ５に送出する。

【００１４】チャネルアダプタ５は、信号線１２にステ
ータス・バリッドが送出されたことにより、図１４のマ
スタステータス受信部に示す如く、ステータスバス１１
のステータスを取り込み、このステータスがデータの正
常受信を通知していると、正常時の処理を行う。

【００１５】図１５は図１３の動作を説明するフローチ
ャートである。マスタのチャネルアダプタ５はステップ
(1) でデータ送信を開始し、ステップ(2) でステータス
受信待ち状態となる。

【００１６】スレーブのデバイスアダプタ７はステップ
(7) でデータ受信を認識し、ステップ(8) で受信データ
をチェックする。そして、ステップ(9) で受信データ正
常を認識すると、ステップ(10)でステータス送信を開始
し、ステップ(11)で正常時の処理を行う。

【００１７】マスタのチャネルアダプタ５は、ステップ
(3) でステータス受信を認識し、ステップ(4) で受信ス
テータスをチェックする。即ち、パリティチェックの結
果が正常か否か、又は未定義のステータスであるか否か
をチェックする。

【００１８】そして、ステップ(5) で受信ステータス正
常を認識すると、ステップ(6) で正常時の処理を行う。
尚、チャネル１がディスク装置４とデータ転送を行う場
合のチャネルアダプタ６とデバイスアダプタ８の動作
は、前記と同様であるため詳細説明は省略する。

【００１９】

【発明が解決しようとする課題】図１６と図１７と図１
８は、従来技術の問題点を説明するフローチャートであ
る。

【００２０】図１６はステータス・バリッドがマスタで
受信されない場合の動作を示す。即ち、マスタはステッ
プ(1) でデータの送信を開始し、ステップ(2) でステー
タス受信待ち状態となる。

【００２１】スレーブはステップ(5) でデータ受信を認
識すると、ステップ(6) で受信データをチェックする。
そして、ステップ(7) で受信データ正常を認識すると、
ステップ(8) でステータス送信を開始し、ステップ(9)
で正常時の処理を行う。

【００２２】しかし、マスタではステータスの有効性を
示すステータス・バリッドが受信されないと、ステータ
スバス１１に送出されたステータスを取り込むことが出
来ない。

【００２３】従って、マスタはステップ(3) でステータ
ス受信の認識が不可能となり、ステップ(4) で異常時の
処理を行う。図１７はステータスにパリティエラーが発
生した場合の動作を示す。即ち、マスタはステップ(1)
でデータの送信を開始し、ステップ(2) でステータス受
信待ち状態となる。

【００２４】スレーブはステップ(7) でデータ受信を認
識すると、ステップ(8) で受信データをチェックする。
そして、ステップ(9) で受信データ正常を認識すると、
ステップ(10)でステータス送信を開始し、ステップ(11)
で正常時の処理を行う。

【００２５】マスタは、ステップ(3) でステータス受信
を認識し、ステップ(4) で受信ステータスをチェックす
る。即ち、パリティチェックの結果が正常か否か、又は
未定義のステータスであるか否かをチェックする。

【００２６】そして、ステップ(5) で受信ステータス・
パリティエラーを認識すると、ステップ(6) で異常時の
処理を行う。図１８はステータスにコードエラーが発生
し、未定義のステータスが報告された場合の動作を示
す。

【００２７】マスタはステップ(1) でデータの送信を開
始し、ステップ(2) でステータス受信待ち状態となる。
スレーブはステップ(7) でデータ受信を認識すると、ス
テップ(8) で受信データをチェックする。そして、ステ
ップ(9) で受信データ正常を認識すると、ステップ(10)
でステータス送信を開始し、ステップ(11)で正常時の処
理を行う。

【００２８】マスタは、ステップ(3) でステータス受信
を認識し、ステップ(4) で受信ステータスをチェックす
る。即ち、パリティチェックの結果が正常か否か、又は
未定義のステータスであるか否かをチェックする。

【００２９】そして、ステップ(5) で受信ステータス未
定義コードを認識すると、ステップ(6) で異常時の処理
を行う。前記の如く、ステータス・バリッドがドライバ
かレシーバ又は信号線１２の障害によりマスタに受信さ
れなかった場合と、スレーブが送出したステータスにパ
リティエラーが発生した場合と、スレーブが送出したス
テータスにコードエラーが発生し未定義のステータスが
マスタに受信された場合は、いずれもマスタが異常時の
処理を行い、スレーブでは正常にデータが受信され、正
常なステータスを正常なステータス・バリッドと共に送
出したことで、異常を認識することが無く正常時の処理
を行っている。

【００３０】従って、マスタはデータの再送を行う等の
情報転送制御装置の仕様によって定められたリトライを
実行することとなるため、データバス１０やステータス
バス１１が占有されて情報転送処理装置の処理効率が低
下するという問題がある。

【００３１】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。情報転送制御装置１３は、デ
ータを転送するデータバス１０と、このデータバス１０
上のデータ受信状態を通知するステータスを転送するス
テータスバス１１と、このステータスバス１１上のステ
ータスの有効を示すステータス・バリッドを転送する信
号線１２とにより夫々結合され、前記データバス１０上
のデータの受信完了後、一定の時間内に前記ステータス
を前記ステータス・バリッドと同時に送信元に送信し
て、前記データの受信状態を応答し送信元と受信元との
間のデータ転送を行う複数の機能単位１４と１５により
構成されている。

【００３２】そして、各機能単位１４と１５の間には、
異常状態を通知する新たな信号線１６を設け、各機能単
位１４と１５には、前記ステータス・バリッドが所定の
時間内に受信されない時、又は、前記ステータスにパリ
ティエラーが発生するか、未定義のステータスを示すコ
ードエラーが発生した時、前記新たな信号線１６を経て
前記送信元となった機能単位から前記受信元となった機
能単位に異常状態を通知すると共にこの異常状態の通知
を認識する通知及び認識手段１７を設けており、この通
知及び認識手段１７が前記新たな信号線１６を経て異常
状態を通知した時は、前記受信元の機能単位が、データ
の正常受信を報告するステータスと、ステータス・バリ
ッドの送信を行った場合でも、異常終了処理を行う。

【００３３】又、前記ステータスにパリティエラーが発
生したか、未定義のステータスを示すコードエラーが発
生した時、前記ステータス・バリッドを転送する信号線
１２と、前記新たな信号線１６とを用い、前記送信元と
なった機能単位が前記受信元となった機能単位に対し、
パリティエラーかコードエラーかを区別して通知するよ
うにしたものである。

【００３４】

【作用】上記の如く構成することにより、発信元の機能
単位と受信元の機能単位とで動作終了処理内容が異なる
ことが無く、共に異常終了処理となるためデータバス１
０やステータスバス１１が長時間占有されることが無
い。従って、情報転送制御装置の処理効率が低下するこ
とを防止出来る。

【００３５】又、パリティエラーかコードエラーかを区
別して通知するのは、ステータスにパリティエラーが発
生した場合は、ステータスバス１１の障害であり、未定
義のステータスを示すコードエラーが発生した場合は、
ステータスバスの障害では無いのでステータスの再送に
より救済される効果が得られるためである。

【００３６】

【実施例】図２は本発明の一実施例を示す回路のブロッ
ク図である。本実施例はチャネル１とディスク装置３と
の間のデータ転送制御を複数の機能単位、即ち、チャネ
ルアダプタ１８とデバイスアダプタ１９によって実行す
る場合を示す。

【００３７】チャネルアダプタ１８のプロセッサ２２は
制御記憶２３に格納されているプログラムを読出して動
作し、インタフェース回路２０を経てチャネル１からの
スタートＩ／Ｏ命令と共に送出されるチャネルコマンド
語を受領し、チャネル１との間のデータ転送を行うと共
に、共用バス制御回路２１を制御して、データバス１０
を介してデバイスアダプタ１９との間のデータ転送を行
う。

【００３８】又、デバイスアダプタ１９のプロセッサ２
６は制御記憶２７に格納されているプログラムを読出し
て動作し、インタフェース回路２５を経てディスク装置
３にコマンドを送出し、チャネルアダプタ１８から与え
られたアドレスに基づき、ディスク装置３のヘッドを指
定されたアドレスに位置付けさせ、データ転送を行うと
共に、共用バス制御回路２４を制御して、データバス１
０を介してチャネルアダプタ１８との間のデータ転送を
行う。

【００３９】この時、図１３で説明した如く、スレーブ
となった機能単位はステータスバス１１にステータスを
送出すると同時に信号線１２にステータス・バリッドを
送出してデータの受信状態をマスタとなった機能単位に
報告している。

【００４０】信号線１６はマスタからスレーブに対し、
ステータス・バリッドの検出が出来なかったことを通知
するために追加したもので、ステータス・バリッドが正
常に転送され、マスタでステータスにパリティエラー
か、コードエラーが検出された時は、マスタがスレーブ
に対し、ステータスエラーであり、更に、このステータ
スエラーが、パリティエラーであるかコードエラーであ
るかを信号線１２と組合せ、２ビットの信号を使用する
ことで区別して通知するために使用される。

【００４１】図３は、ステータス・バリッドエラー時の
動作を説明するタイムチャートである。例えば、チャネ
ルアダプタ１８がマスタであり、デバイスアダプタ１９
がスレーブであるとすると、プロセッサ２２はインタフ
ェース回路２０を経てチャネル１か送出するデータを受
領し、共用バス制御回路２１を制御して図示省略した共
用バス制御回路２１内のバッファメモリに図３のマスタ
データ送信部に示す如く、順次例えば３ブロック書込
む。

【００４２】共用バス制御回路２１はプロセッサ２２の
制御により、このデータを図３のデータバスに示す如
く、データバス１０に１クロック分遅れて順次３ブロッ
ク送出する。

【００４３】共用バス制御回路２４はプロセッサ２６の
制御により、データバス１０に送出されたデータを図３
のスレーブデータ受信部に示す如く、内部のバッファメ
モリに順次３ブロック格納する。

【００４４】この時、共用バス制御回路２４内のエラー
検出回路は、図３のスレーブ受信データチェックに示す
如く、各データブロック毎にエラーの有無を検出する。
共用バス制御回路２４は、図３のスレーブステータス送
信部に示す如く、このエラーチェック結果をステータス
として作成し、図３のステータスバスに示す如く、ステ
ータスバス１１に送出すると同時に、図３のステータス
・バリッドの点線に示す如く、信号線１２にステータス
・バリッドを送出する。

【００４５】信号線１２の障害か、共用バス制御回路２
４のドライバの障害か、共用バス制御回路２１のレシー
バが障害であると、このステータス・バリッドを共用バ
ス制御回路２１は検出することが出来ない。

【００４６】従って、図３のマスタステータス受信部に
示す如く、共用バス制御回路２１はステータスを受信す
ることが出来ない。しかし、このステータス・バリッド
はマスタがデータバス１０にデータを送出し終わってか
ら３クロックサイクルの後に送出される。

【００４７】従って、プロセッサ２２は、この３クロッ
クサイクルの後にステータス・バリッドが検出されない
場合、ステータス・バリッドエラーと判定し、共用バス
制御回路２１を制御して、図３のマスタステータスエラ
ー通知に示す如く、信号線１６にエラー信号を送出す
る。

【００４８】従って、プロセッサ２６は共用バス制御回
路２４を経て、図３のスレーブステータスエラー認識に
示す如く、ステータスが正常にマスタに受領されなかっ
たことを認識し、異常時の処理を行う。

【００４９】図４は、ステータス・バリッドエラー時の
動作を説明するフローチャートである。マスタであるチ
ャネルアダプタ１８のプロセッサ２２はステップ(1) で
データ送信を開始し、ステップ(2) でステータス受信待
ち状態となる。

【００５０】スレーブであるデバイスアダプタ１９のプ
ロセッサ２６はステップ(6) でデータ受信を認識し、ス
テップ(7) で受信データをチェックする。そして、ステ
ップ(8) で受信データ正常を認識すると、ステップ(9)
でステータス送信を開始し、ステップ(10)でステータス
エラー通知の監視を行う。

【００５１】マスタであるチャネルアダプタ１８のプロ
セッサ２２は、ステップ(3) でステータス受信が認識さ
れないと、ステップ(4) で信号線１６を経てステータス
エラーの送信を開始し、ステップ(5) で異常時の処理を
行う。

【００５２】スレーブのデバイスアダプタ１９のプロセ
ッサ２６は、マスタからのステータスエラー通知によ
り、ステップ(11)でステータスエラーを認識し、ステッ
プ(12)で異常時の処理を行う。

【００５３】図５と図６は、ステータス・パリティエラ
ー時の動作を説明するタイムチャートである。図５はマ
スタからスレーブへステータスエラーを通知する場合を
示し、図６はステータスエラーの内容がパリティエラー
であることを通知する場合を示す。

【００５４】図５において、図２のチャネルアダプタ１
８がマスタであり、デバイスアダプタ１９がスレーブで
あるとすると、プロセッサ２２はインタフェース回路２
０を経てチャネル１か送出するデータを受領し、共用バ
ス制御回路２１を制御して図示省略した共用バス制御回
路２１内のバッファメモリに図５のマスタデータ送信部
に示す如く、順次例えば３ブロック書込む。

【００５５】共用バス制御回路２１はプロセッサ２２の
制御により、このデータを図５のデータバスに示す如
く、データバス１０に１クロック分遅れて順次３ブロッ
ク送出する。

【００５６】共用バス制御回路２４はプロセッサ２６の
制御により、データバス１０に送出されたデータを図５
のスレーブデータ受信部に示す如く、内部のバッファメ
モリに順次３ブロック格納する。

【００５７】この時、共用バス制御回路２４内のエラー
検出回路は、図５のスレーブ受信データチェックに示す
如く、各データブロック毎にエラーの有無を検出する。
共用バス制御回路２４は、図５のスレーブステータス送
信部に示す如く、このエラーチェック結果をステータス
として作成し、図５のステータスバスに示す如く、ステ
ータスバス１１に送出すると同時に、図５のステータス
・バリッドに示す如く、信号線１２にステータス・バリ
ッドを送出する。

【００５８】共用バス制御回路２１は、ステータス・バ
リッド受信により、図５のマスタステータス受信部に示
す如く、ステータスを受信するとパリティチェックを行
う。このパリティチェックの結果、図５のマスタステー
タスパリティエラーに示す如く、パリティエラーが検出
されると、プロセッサ２２は共用バス制御回路２１を制
御して信号線１６を経て、共用バス制御回路２４に対し
図５のマスタステータスエラー通知に示す如く、ステー
タスエラーを送出させる。

【００５９】従って、プロセッサ２６は共用バス制御回
路２４を経て、図５のスレーブステータスエラー認識に
示す如く、ステータスにエラーが発生したことを認識
し、異常時の処理を行う。

【００６０】図６において、図２のチャネルアダプタ１
８がマスタであり、デバイスアダプタ１９がスレーブで
あるとすると、プロセッサ２２はインタフェース回路２
０を経てチャネル１か送出するデータを受領し、共用バ
ス制御回路２１を制御して図示省略した共用バス制御回
路２１内のバッファメモリに図６のマスタデータ送信部
に示す如く、順次例えば３ブロック書込む。

【００６１】共用バス制御回路２１はプロセッサ２２の
制御により、このデータを図６のデータバスに示す如
く、データバス１０に１クロック分遅れて順次３ブロッ
ク送出する。

【００６２】共用バス制御回路２４はプロセッサ２６の
制御により、データバス１０に送出されたデータを図６
のスレーブデータ受信部に示す如く、内部のバッファメ
モリに順次３ブロック格納する。

【００６３】この時、共用バス制御回路２４内のエラー
検出回路は、図６のスレーブ受信データチェックに示す
如く、各データブロック毎にエラーの有無を検出する。
共用バス制御回路２４は、図６のスレーブステータス送
信部に示す如く、このエラーチェック結果をステータス
として作成し、図６のステータスバスに示す如く、ステ
ータスバス１１に送出すると同時に、図６のステータス
・バリッドのに示す如く、信号線１２にステータス・
バリッドを送出する。

【００６４】共用バス制御回路２１は、ステータス・バ
リッドの受信により、図６のマスタステータス受信部
に示す如く、ステータスを受信するとパリティチェック
を行う。このパリティチェックの結果、図６のマスタス
テータスパリティエラーに示す如く、パリティエラーが
検出されると、プロセッサ２２は共用バス制御回路２１
を制御して信号線１２に対し、図６のステータス・バリ
ッドのに示す如く、ステータス・バリッドを送出させ
ると共に、信号線１６に対し、図６のマスタステータス
エラー通知に示す如く、ステータスエラーを送出させ
る。

【００６５】従って、プロセッサ２６は共用バス制御回
路２４を経て、図６のスレーブステータスエラー認識に
示す如く、ステータスエラーの受信と、図６のスレーブ
ステータスバリッド認識に示す如く、ステータス・バリ
ッドの受信とが同時に行われたことを認識する。

【００６６】プロセッサ２６はステータスエラー受信
と、ステータス・バリッドの受信が同時に行われたこと
から、ステータスにパリティエラーが発生したと判定
し、異常時の処理を行う。

【００６７】図７と図８は、ステータス・パリティエラ
ー時の動作を説明するフローチャートである。図７はマ
スタからスレーブへステータスエラーを通知する場合を
示し、図８はステータスエラーの内容がパリティエラー
であることを通知する場合を示す。

【００６８】図７において、マスタであるチャネルアダ
プタ１８のプロセッサ２２は、ステップ(1) でデータ送
信を開始し、ステップ(2) でステータス受信待ち状態と
なる。

【００６９】スレーブであるデバイスアダプタ１９のプ
ロセッサ２６はステップ(8) でデータ受信を認識し、ス
テップ(9) で受信データをチェックする。そして、ステ
ップ(10)で受信データ正常を認識すると、ステップ(11)
でステータス送信を開始し、ステップ(12)でステータス
エラー通知の監視を行う。

【００７０】マスタであるチャネルアダプタ１８のプロ
セッサ２２は、ステップ(3) でステータス受信を認識す
ると、ステップ(4) で受信ステータスのパリティチェッ
クを行い、ステップ(5) で受信ステータスのパリティエ
ラーを認識する。

【００７１】従って、プロセッサ２２はステップ(6) で
ステータスエラーの送信を開始し、ステップ(7) で異常
時の処理を行う。スレーブのデバイスアダプタ１９のプ
ロセッサ２６は、マスタからのステータスエラー通知に
より、ステップ(13)でステータスエラーを認識し、ステ
ップ(14)で異常時の処理を行う。

【００７２】図８において、マスタであるチャネルアダ
プタ１８のプロセッサ２２は、ステップ(1) でデータ送
信を開始し、ステップ(2) でステータス受信待ち状態と
なる。

【００７３】スレーブであるデバイスアダプタ１９のプ
ロセッサ２６は、ステップ(8) でデータ受信を認識し、
ステップ(9) で受信データをチェックする。そして、ス
テップ(10)で受信データ正常を認識すると、ステップ(1
1)でステータス送信を開始し、ステップ(12)でステータ
ス・バリッド及びステータスエラー通知の監視を行う。

【００７４】マスタであるチャネルアダプタ１８のプロ
セッサ２２は、ステップ(3) でステータス受信を認識す
ると、ステップ(4) で受信ステータスのパリティチェッ
クを行い、ステップ(5) で受信ステータスのパリティエ
ラーを認識する。

【００７５】従って、プロセッサ２２はステップ(6) で
ステータス・バリッド及びステータスエラーの同時送信
を開始し、ステップ(7) で異常時の処理を行う。スレー
ブのデバイスアダプタ１９のプロセッサ２６は、ステッ
プ(13)でマスタからのステータス・バリッドとステータ
スエラーの同時受信を認識すると、この二つの信号が同
時着信したことにより、ステップ(14)でステータスのパ
リティエラーを認識し、ステップ(15)で異常時の処理を
行う。

【００７６】図９と図１０は、ステータス・コードエラ
ー時の動作を説明するタイムチャートである。図９はマ
スタからスレーブへステータスエラーを通知する場合を
示し、図１０はステータスエラーの内容がコードエラー
であることを通知する場合を示す。

【００７７】図９は図５のマスタステータスパリティエ
ラーがマスタステータスコードエラーとなるのみで、動
作は図５と同一であるため、詳細説明は省略する。図１
０において、図２のチャネルアダプタ１８がマスタであ
り、デバイスアダプタ１９がスレーブであるとすると、
プロセッサ２２はインタフェース回路２０を経てチャネ
ル１か送出するデータを受領し、共用バス制御回路２１
を制御して図示省略した共用バス制御回路２１内のバッ
ファメモリに図６のマスタデータ送信部に示す如く、順
次例えば３ブロック書込む。

【００７８】共用バス制御回路２１はプロセッサ２２の
制御により、このデータを図１０のデータバスに示す如
く、データバス１０に１クロック分遅れて順次３ブロッ
ク送出する。

【００７９】共用バス制御回路２４はプロセッサ２６の
制御により、データバス１０に送出されたデータを図１
０のスレーブデータ受信部に示す如く、内部のバッファ
メモリに順次３ブロック格納する。

【００８０】この時、共用バス制御回路２４内のエラー
検出回路は、図１０のスレーブ受信データチェックに示
す如く、各データブロック毎にエラーの有無を検出す
る。共用バス制御回路２４は、図１０のスレーブステー
タス送信部に示す如く、このエラーチェック結果をステ
ータスとして作成し、図１０のステータスバスに示す如
く、ステータスバス１１に送出すると同時に、図１０の
ステータス・バリッドのに示す如く、信号線１２にス
テータス・バリッドを送出する。

【００８１】共用バス制御回路２１は、ステータス・バ
リッドの受信により、図１０のマスタステータス受信
部に示す如く、ステータスを受信すると未定義のステー
タスであるか否かのチェックを行う。このチェックの結
果、図１０のマスタステータスコードエラーに示す如
く、コードエラーが発生して未定義のステータスである
ことが検出されると、プロセッサ２２は共用バス制御回
路２１を制御して信号線１２に対し、図６のステータス
・バリッドのに示す如く、ステータス・バリッドを送
出させるが、信号線１６に対しては、図１０のマスタス
テータスエラー通知に示す如く、ステータスエラーを送
出させない。

【００８２】従って、プロセッサ２６は共用バス制御回
路２４を経て、図１０のスレーブステータスエラー認識
に示す如く、ステータスエラーは受信されず、図１０の
スレーブステータスバリッド認識に示す如く、ステータ
ス・バリッドのみ受信されたことを認識する。

【００８３】プロセッサ２６は、ステータス・バリッド
のみが受信されたことから、ステータスにコードエラー
が発生したと判定し、異常時の処理を行う。図１１と図
１２は、ステータス・コードエラー時の動作を説明する
フローチャートである。

【００８４】図１１はマスタからスレーブへステータス
エラーを通知する場合を示し、図１２はステータスエラ
ーの内容がコードエラーであることを通知する場合を示
す。図１１は図７とステップ(5) の動作が受信パリティ
エラーの認識が、受信コードエラーの認識となる点が異
なるのみで、その他の動作は同一であるため詳細説明は
省略する。

【００８５】図１２において、マスタであるチャネルア
ダプタ１８のプロセッサ２２は、ステップ(1) でデータ
送信を開始し、ステップ(2) でステータス受信待ち状態
となる。

【００８６】スレーブであるデバイスアダプタ１９のプ
ロセッサ２６は、ステップ(8) でデータ受信を認識し、
ステップ(9) で受信データをチェックする。そして、ス
テップ(10)で受信データ正常を認識すると、ステップ(1
1)でステータス送信を開始し、ステップ(12)でステータ
ス・バリッド及びステータスエラー通知の監視を行う。

【００８７】マスタであるチャネルアダプタ１８のプロ
セッサ２２は、ステップ(3) でステータス受信を認識す
ると、ステップ(4) で受信ステータスが未定義のステー
タスであるか否かのチェックを行い、ステップ(5) で受
信ステータスのコードエラーを認識し、ステータスが未
定義のステータスであることを認識する。

【００８８】従って、プロセッサ２２はステップ(6) で
ステータス・バリッドのみの送信を開始し、ステップ
(7) で異常時の処理を行う。スレーブのデバイスアダプ
タ１９のプロセッサ２６は、ステップ(13)でマスタから
のステータス・バリッドのみの受信を認識すると、ステ
ータス・バリッドのみが着信したことにより、ステップ
(14)でステータスのコードエラーを認識し、ステップ(1
5)で異常時の処理を行う。

【００８９】

【発明の効果】以上説明した如く、本発明はステータス
・バリッドが受信されないことによって、発信元の機能
単位と受信元の機能単位とで動作終了処理内容が異なる
ことが無く、共に異常終了処理となるためデータバスや
ステータスバスが長時間占有されることが無く、情報転
送制御装置の処理効率低下を防止することが出来る。

【００９０】又、受信されたステータスにパリティエラ
ーが発生したか、又は、コードエラーが発生したかを区
別して通知することが可能なため、受信元の機能単位は
ステータスの再送を行ってエラー復旧を図る等の処理判
断を行うことが出来る。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の一実施例を示す回路のブロック図

【図３】 ステータス・バリッドエラー時の動作を説明
するタイムチャート

【図４】 ステータス・バリッドエラー時の動作を説明
するフローチャート

【図５】 ステータス・パリティエラー時の動作を説明
するタイムチャート（その１）

【図６】 ステータス・パリティエラー時の動作を説明
するタイムチャート（その２）

【図７】 ステータス・パリティエラー時の動作を説明
するフローチャート（その１）

【図８】 ステータス・パリティエラー時の動作を説明
するフローチャート（その２）

【図９】 ステータス・コードエラー時の動作を説明す
るタイムチャート（その１）

【図１０】 ステータス・コードエラー時の動作を説明
するタイムチャート（その２）

【図１１】 ステータス・コードエラー時の動作を説明
するフローチャート（その１）

【図１２】 ステータス・コードエラー時の動作を説明
するフローチャート（その２）

【図１３】 従来技術の一例を説明するブロック図

【図１４】 図１３の動作を説明するタイムチャート

【図１５】 図１３の動作を説明するフローチャート

【図１６】 従来技術の問題点を説明するフローチャー
ト（その１）

【図１７】 従来技術の問題点を説明するフローチャー
ト（その２）

【図１８】 従来技術の問題点を説明するフローチャー
ト（その３）

【符号の説明】

１ チャネル ２ ディスク制御装置 ３、４ ディスク装置 ５、６、18 チャネルアダプタ ７、８、19 デバイスアダプタ ９ リソースマネージャ 10 データバス 11 ステータスバス 12、16 信号線 13 情報転送制御装置 14、15 機能単位 17 通知及び認識手段 20、25 インタフェース回路 21、24 共用バス制御回路 22、26 プロセッサ 23、27 制御記憶

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データを転送するデータバスと、該デー
   タバス上のデータ受信状態を通知するステータスを転送
   するステータスバスと、該ステータスバス上のステータ
   スの有効を示すステータス・バリッドを転送する信号線
   とにより夫々結合され、前記データバス上のデータの受
   信完了後、一定の時間内に前記ステータスを前記ステー
   タス・バリッドと同時に送信元に送信して、前記データ
   の受信状態を応答し送信元と受信元との間のデータ転送
   を行う複数の機能単位により構成された情報転送制御装
   置において、 各機能単位間には、異常状態を通知する新たな信号線を
   設け、 各機能単位には、前記ステータス・バリッドが所定の時
   間内に受信されない時、又は、前記ステータスにパリテ
   ィエラーが発生するか、未定義のステータスを示すコー
   ドエラーが発生した時、前記新たな信号線を経て前記送
   信元となった機能単位から前記受信元となった機能単位
   に異常状態を通知すると共に該異常状態の通知を認識す
   る通知及び認識手段を設け、 該通知及び認識手段が前記新たな信号線を経て異常状態
   を通知した時は、前記受信元の機能単位が、データの正
   常受信を報告するステータスと、ステータス・バリッド
   の送信を行った場合でも、異常終了処理を行うことを特
   徴とする情報転送制御装置。
2. 【請求項２】 上記情報転送制御装置において、 上記ステータスにパリティエラーが発生したか、未定義
   のステータスを示すコードエラーが発生した時、上記ス
   テータス・バリッドを転送する信号線と、上記新たな信
   号線とを用い、上記送信元となった機能単位が上記受信
   元となった機能単位に対し、パリティエラーかコードエ
   ラーかを区別して通知することを特徴とする請求項１記
   載の情報転送制御装置。