JPH0863493A - マスタースライス型半導体集積回路の自動配線設計方法 - Google Patents
マスタースライス型半導体集積回路の自動配線設計方法Info
- Publication number
- JPH0863493A JPH0863493A JP6196438A JP19643894A JPH0863493A JP H0863493 A JPH0863493 A JP H0863493A JP 6196438 A JP6196438 A JP 6196438A JP 19643894 A JP19643894 A JP 19643894A JP H0863493 A JPH0863493 A JP H0863493A
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- Japan
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- wiring
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- cell
- automatic wiring
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Abstract
(57)【要約】
【目的】チップ内自動配線において、充分なマクロセル
内通過配線領域を確保する。 【構成】マクロセル自動配線領域及びチップ自動配線領
域を確保して、マクロセル内のセルをレイアウト設計し
（Ｓ１）、該セルを自動配置し（Ｓ２）、該チップ自動
配線領域を禁止領域として設定し（Ｓ３）、マクロセル
を自動配線し（Ｓ４）、マクロセルについては該禁止領
域以外をチップ自動配線禁止領域としてチップを自動配
線する（Ｓ５）。
内通過配線領域を確保する。 【構成】マクロセル自動配線領域及びチップ自動配線領
域を確保して、マクロセル内のセルをレイアウト設計し
（Ｓ１）、該セルを自動配置し（Ｓ２）、該チップ自動
配線領域を禁止領域として設定し（Ｓ３）、マクロセル
を自動配線し（Ｓ４）、マクロセルについては該禁止領
域以外をチップ自動配線禁止領域としてチップを自動配
線する（Ｓ５）。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイ等のマス
タースライス型半導体集積回路の自動配線設計方法に関
する。
タースライス型半導体集積回路の自動配線設計方法に関
する。
【０００２】
【従来の技術】ゲートアレイの１種であるシー・オブ・
ゲートで図２に示すようなチップ１０をレイアウト設計
する場合、セルコンパイラでＲＡＭのマクロセル１４を
生成する。この際、メモリセル等のセルの自動配置と、
セル間の自動配線（マクロセル自動配線）とがプログラ
ムで実行される。セル間自動配線では、セル内で使用し
ている配線の領域を参照し、その領域を侵さないように
配線する。
ゲートで図２に示すようなチップ１０をレイアウト設計
する場合、セルコンパイラでＲＡＭのマクロセル１４を
生成する。この際、メモリセル等のセルの自動配置と、
セル間の自動配線（マクロセル自動配線）とがプログラ
ムで実行される。セル間自動配線では、セル内で使用し
ている配線の領域を参照し、その領域を侵さないように
配線する。
【０００３】また、マクロセル１４の上の階層であるチ
ップの自動配線では、マクロセル１４内のセル配線領域
とセル間配線領域とを参照し、これらの領域を侵さない
ように配線する。
ップの自動配線では、マクロセル１４内のセル配線領域
とセル間配線領域とを参照し、これらの領域を侵さない
ように配線する。
【０００４】
【発明が解決しようとする課題】しかし、チップ自動配
線において、次のような問題が生ずる。 （１）マクロセル１４の周辺からマクロセル１４を通過
するのに充分な配線領域が確保される保証が無い。 （２）確保できても折れ曲がりの多い配線となって、マ
クロセル１４内を通りクロック等を異なる位置に同一タ
イミングで供給することができなくなる。
線において、次のような問題が生ずる。 （１）マクロセル１４の周辺からマクロセル１４を通過
するのに充分な配線領域が確保される保証が無い。 （２）確保できても折れ曲がりの多い配線となって、マ
クロセル１４内を通りクロック等を異なる位置に同一タ
イミングで供給することができなくなる。
【０００５】（３）マクロセル１４内のセル間のみでな
くセル内部の配線まで参照しなければならないので、チ
ップ自動配線の処理速度が遅くなる。本発明の目的は、
このような問題点に鑑み、マクロセルの上の階層の自動
配線において、充分なマクロセル内通過配線領域を確保
することができ、かつ、マクロセル内を通ってより迅速
に配線することができるマスタースライス型半導体集積
回路の自動配線設計方法を提供することにある。
くセル内部の配線まで参照しなければならないので、チ
ップ自動配線の処理速度が遅くなる。本発明の目的は、
このような問題点に鑑み、マクロセルの上の階層の自動
配線において、充分なマクロセル内通過配線領域を確保
することができ、かつ、マクロセル内を通ってより迅速
に配線することができるマスタースライス型半導体集積
回路の自動配線設計方法を提供することにある。
【０００６】
【課題を解決するための手段及びその作用】本発明で
は、マクロセル内のセルを自動配置し、該マクロセルの
上位の階層で自動配線するマクロセル内領域を第１禁止
領域と設定し、セル内配線領域及び該第１禁止領域を侵
さないように該マクロセル内のセル間を自動配線し、該
マクロセル内については該第１禁止領域以外を第２禁止
領域とし、該第２禁止領域を侵さないように該上位階層
で自動配線する。
は、マクロセル内のセルを自動配置し、該マクロセルの
上位の階層で自動配線するマクロセル内領域を第１禁止
領域と設定し、セル内配線領域及び該第１禁止領域を侵
さないように該マクロセル内のセル間を自動配線し、該
マクロセル内については該第１禁止領域以外を第２禁止
領域とし、該第２禁止領域を侵さないように該上位階層
で自動配線する。
【０００７】本発明によれば、第１禁止領域を設定した
後にマクロセル内のセル間を自動配線するので、マクロ
セルの上の階層の自動配線において充分なマクロセル内
通過配線領域を確保することができる。また、マクロセ
ルの上位の階層では、第１禁止領域以外を第２禁止領域
として自動配線するので、マクロセル内のセル配線及び
セル間配線を参照する必要がなく、マクロセル内を通っ
てより迅速に配線することができる。
後にマクロセル内のセル間を自動配線するので、マクロ
セルの上の階層の自動配線において充分なマクロセル内
通過配線領域を確保することができる。また、マクロセ
ルの上位の階層では、第１禁止領域以外を第２禁止領域
として自動配線するので、マクロセル内のセル配線及び
セル間配線を参照する必要がなく、マクロセル内を通っ
てより迅速に配線することができる。
【０００８】本発明の第１態様では、上記セル自動配置
前に、上記マクロセル内のセル間を自動配線する第１領
域及び該マクロセルの上位の階層で自動配線する第２領
域を確保して、該マクロセル内のセルをレイアウト設計
し、該第２領域を上記第１禁止領域とする。この第１態
様によれば、充分なマクロセル自動配線領域及び該マク
ロセルの上位の階層での自動配線領域を確保することが
できる。
前に、上記マクロセル内のセル間を自動配線する第１領
域及び該マクロセルの上位の階層で自動配線する第２領
域を確保して、該マクロセル内のセルをレイアウト設計
し、該第２領域を上記第１禁止領域とする。この第１態
様によれば、充分なマクロセル自動配線領域及び該マク
ロセルの上位の階層での自動配線領域を確保することが
できる。
【０００９】本発明の第２態様では、上記第１禁止領域
は、各配線層において、互いに平行な直線領域である。
この第２態様によれば、マクロセルを通過する配線が直
線になるので、この配線上のクロックの間の信号伝播遅
延時間差等のタイミングのずれを低減することが可能で
ある。また、第１禁止領域が直線領域であるので、その
設定が容易である。
は、各配線層において、互いに平行な直線領域である。
この第２態様によれば、マクロセルを通過する配線が直
線になるので、この配線上のクロックの間の信号伝播遅
延時間差等のタイミングのずれを低減することが可能で
ある。また、第１禁止領域が直線領域であるので、その
設定が容易である。
【００１０】
【実施例】以下、本発明の一実施例として、シーオブゲ
ートで図２に示すようなチップ１０をレイアウト設計す
る場合を、図面に基づき説明する。このチップ１０は、
その周部にボンディングパット１１が配置され、ボンデ
ィングパット１１に沿ってその内側にＩ／Ｏセル１２が
配置され、Ｉ／Ｏセル１２の内側に基本セルアレイ１３
が配置され、基本セルアレイ１３内にＲＡＭがマクロセ
ル１４として割り付けられている。
ートで図２に示すようなチップ１０をレイアウト設計す
る場合を、図面に基づき説明する。このチップ１０は、
その周部にボンディングパット１１が配置され、ボンデ
ィングパット１１に沿ってその内側にＩ／Ｏセル１２が
配置され、Ｉ／Ｏセル１２の内側に基本セルアレイ１３
が配置され、基本セルアレイ１３内にＲＡＭがマクロセ
ル１４として割り付けられている。
【００１１】マクロセル１４は、図３に示す如く、タイ
ル状のセルが配置されており、メモリセルアレイ２０
と、アドレスデコーダ２１と、センスアンプ２２と、Ｉ
／Ｏレジスタ２３と、アドレスレジスタ２４と、コント
ロールブロック２５とに区分けされる。メモリセルアレ
イ２０は、メモリセル２６がマトリックス状に配置され
ている。
ル状のセルが配置されており、メモリセルアレイ２０
と、アドレスデコーダ２１と、センスアンプ２２と、Ｉ
／Ｏレジスタ２３と、アドレスレジスタ２４と、コント
ロールブロック２５とに区分けされる。メモリセルアレ
イ２０は、メモリセル２６がマトリックス状に配置され
ている。
【００１２】メモリセル２６は、図４に示す如く、複数
の基本セルと、この基本セル間を接続してメモリセルを
構成するためのセル第１層配線３０〜３５及びセル第２
層配線４０、４１とからなる。次に、マクロセル１４の
生成及びマクロセル１４の上の階層のチップ自動配線を
図１に基づいて説明する。以下、括弧内の符号は図１中
のステップ識別符号である。
の基本セルと、この基本セル間を接続してメモリセルを
構成するためのセル第１層配線３０〜３５及びセル第２
層配線４０、４１とからなる。次に、マクロセル１４の
生成及びマクロセル１４の上の階層のチップ自動配線を
図１に基づいて説明する。以下、括弧内の符号は図１中
のステップ識別符号である。
【００１３】なお、マクロセル１４は、セルコンパイラ
に対しマクロセルの種類、ビット数、ワード数等を入力
することにより生成されるセルライブラリである。セル
コンパイラでは、マクロセル内のセルの寸法、配置、セ
ル間配線等についてのパラメータを有している。本実施
例では、このパラーメータ設定以外に、以下のマクロセ
ル自動配線禁止領域の設定がある。
に対しマクロセルの種類、ビット数、ワード数等を入力
することにより生成されるセルライブラリである。セル
コンパイラでは、マクロセル内のセルの寸法、配置、セ
ル間配線等についてのパラメータを有している。本実施
例では、このパラーメータ設定以外に、以下のマクロセ
ル自動配線禁止領域の設定がある。
【００１４】（Ｓ１）図４に示す如く、マクロセル第１
層自動配線領域５０、５１、マクロセル第２層自動配線
領域５２、５３及びチップ第１層自動配線領域６０、６
１、チップ第２層自動配線領域６２、６３を確保して、
メモリセル２６をレイアウト設計する。図３中のブロッ
ク２１〜２５の各々を構成するセルについても同様にレ
イアウト設計する。図４中、＋印は配線トラックを示す
格子点であり、この格子点を通って配線される。
層自動配線領域５０、５１、マクロセル第２層自動配線
領域５２、５３及びチップ第１層自動配線領域６０、６
１、チップ第２層自動配線領域６２、６３を確保して、
メモリセル２６をレイアウト設計する。図３中のブロッ
ク２１〜２５の各々を構成するセルについても同様にレ
イアウト設計する。図４中、＋印は配線トラックを示す
格子点であり、この格子点を通って配線される。
【００１５】（Ｓ２）マクロセル１４内のセルを図３に
示す如く自動配置する。 （Ｓ３）ステップＳ１で確保したチップ自動配線領域を
マクロセル自動配線禁止領域として設定する。 （Ｓ４）ステップＳ３で設定された禁止領域及びセル内
配線領域を侵さないように、マクロセル１４内のセル間
を自動配線する。この自動配線の際のメモリセル２６内
の第１層及び第２層の配線禁止領域をそれぞれ図５及び
図６に斜線で示す。図５において、チップ第１層自動配
線領域６０及び６１は設定された禁止領域であり、セル
第１層配線３０〜３５はすでに占領されている基本セル
間配線であってメモリセル２６を参照することにより認
識される。
示す如く自動配置する。 （Ｓ３）ステップＳ１で確保したチップ自動配線領域を
マクロセル自動配線禁止領域として設定する。 （Ｓ４）ステップＳ３で設定された禁止領域及びセル内
配線領域を侵さないように、マクロセル１４内のセル間
を自動配線する。この自動配線の際のメモリセル２６内
の第１層及び第２層の配線禁止領域をそれぞれ図５及び
図６に斜線で示す。図５において、チップ第１層自動配
線領域６０及び６１は設定された禁止領域であり、セル
第１層配線３０〜３５はすでに占領されている基本セル
間配線であってメモリセル２６を参照することにより認
識される。
【００１６】（Ｓ５）ステップＳ３で設定されたマクロ
セル自動配線禁止領域以外をチップ自動配線の際の禁止
領域としてチップ自動配線を行う。メモリセル２６内で
のチップ自動配線禁止領域の第１層及び第２層はそれぞ
れ図７及び図８中の斜線で示す領域となる。マクロセル
１４内でのチップ自動配線禁止領域の第１層及び第２層
はそれぞれ図９及び図１０中の斜線で示す領域となり、
チップ自動配線では白抜きの直線バイパスを通って配線
することができる。
セル自動配線禁止領域以外をチップ自動配線の際の禁止
領域としてチップ自動配線を行う。メモリセル２６内で
のチップ自動配線禁止領域の第１層及び第２層はそれぞ
れ図７及び図８中の斜線で示す領域となる。マクロセル
１４内でのチップ自動配線禁止領域の第１層及び第２層
はそれぞれ図９及び図１０中の斜線で示す領域となり、
チップ自動配線では白抜きの直線バイパスを通って配線
することができる。
【００１７】これにより、マクロセル１４を通過できる
充分な配線領域が確保され、かつ、クロック間の信号伝
播遅延時間差等のタイミングのずれを低減することが可
能である。また、ステップＳ５でのチップ自動配線で
は、マクロセル１４内のセル配線及びセル間配線を参照
する必要がないので、処理が高速となる。
充分な配線領域が確保され、かつ、クロック間の信号伝
播遅延時間差等のタイミングのずれを低減することが可
能である。また、ステップＳ５でのチップ自動配線で
は、マクロセル１４内のセル配線及びセル間配線を参照
する必要がないので、処理が高速となる。
【００１８】
【発明の効果】以上説明した如く、本発明に係るマスタ
ースライス型半導体集積回路の自動配線設計方法によれ
ば、第１禁止領域を設定した後にマクロセル内のセル間
を自動配線するので、マクロセルの上の階層の自動配線
において充分なマクロセル内通過配線領域を確保するこ
とができ、また、マクロセルの上位の階層では、第１禁
止領域以外を第２禁止領域として自動配線するので、マ
クロセル内のセル配線及びセル間配線を参照する必要が
なく、マクロセル内を通ってより迅速に配線することが
できるという優れた効果を奏する。
ースライス型半導体集積回路の自動配線設計方法によれ
ば、第１禁止領域を設定した後にマクロセル内のセル間
を自動配線するので、マクロセルの上の階層の自動配線
において充分なマクロセル内通過配線領域を確保するこ
とができ、また、マクロセルの上位の階層では、第１禁
止領域以外を第２禁止領域として自動配線するので、マ
クロセル内のセル配線及びセル間配線を参照する必要が
なく、マクロセル内を通ってより迅速に配線することが
できるという優れた効果を奏する。
【００１９】本発明の第１態様によれば、充分なマクロ
セル自動配線領域及び該マクロセルの上位の階層での自
動配線領域を確保することができるという効果を奏す
る。本発明の第２態様によれば、マクロセルを通過する
配線が直線になるので、この配線上のクロックの間の信
号伝播遅延時間差等のタイミングのずれを低減すること
が可能であり、また、第１禁止領域が直線領域であるの
で、その設定が容易であるという効果を奏する。
セル自動配線領域及び該マクロセルの上位の階層での自
動配線領域を確保することができるという効果を奏す
る。本発明の第２態様によれば、マクロセルを通過する
配線が直線になるので、この配線上のクロックの間の信
号伝播遅延時間差等のタイミングのずれを低減すること
が可能であり、また、第１禁止領域が直線領域であるの
で、その設定が容易であるという効果を奏する。
【図１】本発明の一実施例の、マスタースライス型半導
体集積回路の自動配線設計方法を示すフローチャートで
ある。
体集積回路の自動配線設計方法を示すフローチャートで
ある。
【図２】チップの概略レイアウト図である。
【図３】ＲＡＭを構成するマクロセル内のセル配置図で
ある。
ある。
【図４】メモリセルのレイアウト図である。
【図５】メモリセル内のマクロセル第１層自動配線禁止
領域を示す図である。
領域を示す図である。
【図６】メモリセル内のマクロセル第２層自動配線禁止
領域を示す図である。
領域を示す図である。
【図７】メモリセル内のチップ第１層自動配線禁止領域
を示す図である。
を示す図である。
【図８】メモリセル内のチップ第２層自動配線禁止領域
を示す図である。
を示す図である。
【図９】ＲＡＭを構成するマクロセル内のチップ第１層
自動配線許可領域を示す図である。
自動配線許可領域を示す図である。
【図１０】ＲＡＭを構成するマクロセル内のチップ第２
層自動配線許可領域を示す図である。
層自動配線許可領域を示す図である。
１３ 基本セルアレイ １４ マクロセル ２０ メモリセルアレイ ２６ メモリセル ３０〜３５ セル第１層配線 ４０、４１ セル第２層配線 ５０、５１ マクロセル第１層自動配線領域 ５２、５３ マクロセル第２層自動配線領域 ６０、６１ チップ第１層自動配線領域 ６２、６３ チップ第２層自動配線領域
Claims (3)
- 【請求項１】 マクロセル内のセルを自動配置し、 該マクロセルの上位の階層で自動配線するマクロセル内
領域を第１禁止領域と設定し、 セル内配線領域及び該第１禁止領域を侵さないように該
マクロセル内のセル間を自動配線し、 該マクロセル内については該第１禁止領域以外を第２禁
止領域とし、該第２禁止領域を侵さないように該上位階
層で自動配線する、 ことを特徴とするマスタースライス型半導体集積回路の
自動配線設計方法。 - 【請求項２】 前記セル自動配置前に、前記マクロセル
内のセル間を自動配線する第１領域及び該マクロセルの
上位の階層で自動配線する第２領域を確保して、該マク
ロセル内のセルをレイアウト設計し、 該第２領域を前記第１禁止領域とする、 ことを特徴とする請求項１記載のマスタースライス型半
導体集積回路の自動配線設計方法。 - 【請求項３】 前記第１禁止領域は、各配線層におい
て、互いに平行な直線領域である、 ことを特徴とする請求項２記載のマスタースライス型半
導体集積回路の自動配線設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196438A JPH0863493A (ja) | 1994-08-22 | 1994-08-22 | マスタースライス型半導体集積回路の自動配線設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196438A JPH0863493A (ja) | 1994-08-22 | 1994-08-22 | マスタースライス型半導体集積回路の自動配線設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863493A true JPH0863493A (ja) | 1996-03-08 |
Family
ID=16357832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6196438A Withdrawn JPH0863493A (ja) | 1994-08-22 | 1994-08-22 | マスタースライス型半導体集積回路の自動配線設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863493A (ja) |
-
1994
- 1994-08-22 JP JP6196438A patent/JPH0863493A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |