JPH0863997A - 半導体メモリ回路装置 - Google Patents
半導体メモリ回路装置Info
- Publication number
- JPH0863997A JPH0863997A JP6202200A JP20220094A JPH0863997A JP H0863997 A JPH0863997 A JP H0863997A JP 6202200 A JP6202200 A JP 6202200A JP 20220094 A JP20220094 A JP 20220094A JP H0863997 A JPH0863997 A JP H0863997A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- memory array
- control signal
- test
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルのビット検査におけるメモリアレ
イへのテストパターン書き込み時間を削減する。 【構成】 アドレスからメモリアレイ部１２の一つのワ
ードを選択し書き込み許可信号を与えるアドレスデコー
ダ部１０と、書き込み制御信号、読み出し制御信号に応
じてメモリアレイ部１２のビット線にデータを与えまた
はメモリアレイ部１２のデータを外部に与えるＩＯ部１
４と、アドレスデコード部１０から出される書き込み許
可信号をテスト制御信号に応じて強制的に活性または不
活性させるテストパターン書き込み制御部１１と、ＩＯ
部１４からメモリアレイ部のビット線に与えるデータを
テスト制御信号に応じて強制的に”Ｈ”または”Ｌ”に
固定するテストパターン生成部１３を備える半導体メモ
リ回路装置である。
イへのテストパターン書き込み時間を削減する。 【構成】 アドレスからメモリアレイ部１２の一つのワ
ードを選択し書き込み許可信号を与えるアドレスデコー
ダ部１０と、書き込み制御信号、読み出し制御信号に応
じてメモリアレイ部１２のビット線にデータを与えまた
はメモリアレイ部１２のデータを外部に与えるＩＯ部１
４と、アドレスデコード部１０から出される書き込み許
可信号をテスト制御信号に応じて強制的に活性または不
活性させるテストパターン書き込み制御部１１と、ＩＯ
部１４からメモリアレイ部のビット線に与えるデータを
テスト制御信号に応じて強制的に”Ｈ”または”Ｌ”に
固定するテストパターン生成部１３を備える半導体メモ
リ回路装置である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に記憶装置のテストデータの書き込みに関わる。
り、特に記憶装置のテストデータの書き込みに関わる。
【０００２】
【従来の技術】近年、半導体集積回路は高集積化が進
み、複数ＬＳＩチップの１チップへの統合がなされてい
る。一般用途向けロジックＬＳＩにもレジスタ、キャッ
シュ等のメモリのオンチップ化が今や常識となってい
る。従来これらメモリのビットテストは、主にチェッカ
ーパターン等を用いているが１ワードずつアドレスを指
定し書き込みを行っていた。
み、複数ＬＳＩチップの１チップへの統合がなされてい
る。一般用途向けロジックＬＳＩにもレジスタ、キャッ
シュ等のメモリのオンチップ化が今や常識となってい
る。従来これらメモリのビットテストは、主にチェッカ
ーパターン等を用いているが１ワードずつアドレスを指
定し書き込みを行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、大容量メモリに於けるテストパターンの
書き込みに要する時間が長大になり、テスト時間全体を
増加させ製造コストを圧迫するという問題点を有してい
た。
うな方法では、大容量メモリに於けるテストパターンの
書き込みに要する時間が長大になり、テスト時間全体を
増加させ製造コストを圧迫するという問題点を有してい
た。
【０００４】そこで、本発明は斯かる点に鑑みてなされ
たものであり、その目的は、従来のように１ワード毎メ
モリのテストパターンを書き込むのではなく、複数同時
に書き込みを可能とすることによりテスト時間の短縮を
図ることにある。
たものであり、その目的は、従来のように１ワード毎メ
モリのテストパターンを書き込むのではなく、複数同時
に書き込みを可能とすることによりテスト時間の短縮を
図ることにある。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体メモリ回路装置は、データを記録す
るメモリアレイ部と、アドレスから前記メモリアレイ部
の一つのワードを選択し書き込み許可信号を与えるアド
レスデコーダ部と、書き込み制御信号、読み出し制御信
号に応じて前記メモリアレイ部のビット線にデータを与
えまたは前記メモリアレイ部のデータを外部に与えるＩ
Ｏ部と、前記アドレスデコード部から出される書き込み
許可信号をテスト制御信号に応じて強制的に活性または
不活性させるテストパターン書き込み制御部と、ＩＯ部
からメモリアレイ部のビット線に与えるデータをテスト
制御信号に応じて強制的に”Ｈ”または”Ｌ”に固定す
るテストパターン生成部を備えたものである。
めに本発明の半導体メモリ回路装置は、データを記録す
るメモリアレイ部と、アドレスから前記メモリアレイ部
の一つのワードを選択し書き込み許可信号を与えるアド
レスデコーダ部と、書き込み制御信号、読み出し制御信
号に応じて前記メモリアレイ部のビット線にデータを与
えまたは前記メモリアレイ部のデータを外部に与えるＩ
Ｏ部と、前記アドレスデコード部から出される書き込み
許可信号をテスト制御信号に応じて強制的に活性または
不活性させるテストパターン書き込み制御部と、ＩＯ部
からメモリアレイ部のビット線に与えるデータをテスト
制御信号に応じて強制的に”Ｈ”または”Ｌ”に固定す
るテストパターン生成部を備えたものである。
【０００６】
【作用】本発明は上記した構成によって、アドレスデコ
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性状態にでき、同時にテストパター
ン生成部に於いてメモリアレイ部のビット線に与えるデ
ータをテスト制御信号に応じて強制的に”Ｈ”または”
Ｌ”に固定できることとなる。
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性状態にでき、同時にテストパター
ン生成部に於いてメモリアレイ部のビット線に与えるデ
ータをテスト制御信号に応じて強制的に”Ｈ”または”
Ｌ”に固定できることとなる。
【０００７】
【実施例】以下、本発明の一実施例の半導体メモリ回路
装置について、図面を参照しながら説明する。
装置について、図面を参照しながら説明する。
【０００８】（実施例１）図１は本発明の実施例におけ
る半導体メモリ回路装置の回路図であり、特に書き込み
動作に関わる構成を記載している。
る半導体メモリ回路装置の回路図であり、特に書き込み
動作に関わる構成を記載している。
【０００９】図１において、１はアドレス、２は入力デ
ータ、３はテスト制御信号、４はテストデータ、５は書
き込み制御信号、６は第１の書き込み許可信号、７は第
２の書き込み許可信号、８は書き込みデータである。
ータ、３はテスト制御信号、４はテストデータ、５は書
き込み制御信号、６は第１の書き込み許可信号、７は第
２の書き込み許可信号、８は書き込みデータである。
【００１０】１０はアドレスからメモリアレイ部の一つ
のワードを選択し書き込み許可信号７を与えるアドレス
デコーダ部である。１１はアドレスデコード部１０から
出される書き込み許可信号６をテスト制御信号３に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部である。
のワードを選択し書き込み許可信号７を与えるアドレス
デコーダ部である。１１はアドレスデコード部１０から
出される書き込み許可信号６をテスト制御信号３に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部である。
【００１１】１２はデータを記録するメモリアレイ部、
１３はＩＯ部からメモリアレイ部１２のビット線に与え
るデータをテスト制御信号３に応じて強制的に”Ｈ”ま
たは”Ｌ”に固定するテストパターン生成部である。１
４は書き込み制御信号５、読み出し制御信号に応じて前
記メモリアレイ部のビット線にデータを与えまたは前記
メモリアレイ部のデータを外部に与えるＩＯ部であり、
図面には読み出し制御信号を省略している。
１３はＩＯ部からメモリアレイ部１２のビット線に与え
るデータをテスト制御信号３に応じて強制的に”Ｈ”ま
たは”Ｌ”に固定するテストパターン生成部である。１
４は書き込み制御信号５、読み出し制御信号に応じて前
記メモリアレイ部のビット線にデータを与えまたは前記
メモリアレイ部のデータを外部に与えるＩＯ部であり、
図面には読み出し制御信号を省略している。
【００１２】２０,２１はインバータ回路、２２はａｎ
ｄ・ｏｒ回路、２３,２４は３ステートバッファ回路、
２５はａｎｄ回路である。
ｄ・ｏｒ回路、２３,２４は３ステートバッファ回路、
２５はａｎｄ回路である。
【００１３】以上のように構成された半導体メモリ回路
装置のアドレス２ビット、データ２ビット構成とした場
合について、以下図１を用いてその動作を説明する。
装置のアドレス２ビット、データ２ビット構成とした場
合について、以下図１を用いてその動作を説明する。
【００１４】（１）書き込み制御信号５が”Ｈ”かつテ
スト制御信号３が”Ｌ”の場合、テストパターン書き込
み制御部のａｎｄ・ｏｒ回路２２の一方のａｎｄ回路の
入力が”Ｌ”となるため出力はアドレスデコーダ部より
出される第１の書き込み許可信号が反映され、メモリア
レイ部の特定１つのワードのみが書き込み可能状態にな
る。このとき、ａｎｄ回路２５の出力は”Ｈ”となり３
ステートバッファ回路２４は活性化され、一方３ステー
トバッファ回路２３は非活性化されるため、入力データ
２が書き込みデータ８に反映される。この結果先に示し
たメモリアレイの特定１つのワードには入力データ２が
書き込まれる。
スト制御信号３が”Ｌ”の場合、テストパターン書き込
み制御部のａｎｄ・ｏｒ回路２２の一方のａｎｄ回路の
入力が”Ｌ”となるため出力はアドレスデコーダ部より
出される第１の書き込み許可信号が反映され、メモリア
レイ部の特定１つのワードのみが書き込み可能状態にな
る。このとき、ａｎｄ回路２５の出力は”Ｈ”となり３
ステートバッファ回路２４は活性化され、一方３ステー
トバッファ回路２３は非活性化されるため、入力データ
２が書き込みデータ８に反映される。この結果先に示し
たメモリアレイの特定１つのワードには入力データ２が
書き込まれる。
【００１５】（２）書き込み制御信号５が”Ｈ”かつテ
スト制御信号３が”Ｈ”の場合、テストパターン書き込
み制御部のａｎｄ・ｏｒ回路２２の他方のａｎｄ回路の
入力が”Ｌ”となるため出力はアドレス１の第０番ｂｉ
ｔが反映され、第０番ｂｉｔが”Ｌ”の時はメモリアレ
イ部の偶数番目のワード、”Ｈ”の時はメモリアレイ部
の奇数番目のワードが書き込み可能状態になる。このと
き、ａｎｄ回路２５の出力は”Ｌ”となり３ステートバ
ッファ回路２４は非活性化され、一方３ステートバッフ
ァ回路２３は活性化されるため、テストデータ４が書き
込みデータ８に反映される。この結果先に示したメモリ
アレイの奇数または偶数ワードにはテストデータ４が一
斉に書き込まれる。特にこの動作に於いて、奇数ワード
書き込み時にテストデータ４のｔｄａｔａ［０］＝０、
ｔｄａｔａ［１］＝１とし、偶数ワード書き込み時にテ
ストデータ４のｔｄａｔａ［０］＝１、ｔｄａｔａ
［１］＝０とすることによりメモリアレイ部１２には２
回の書き込みサイクルでチェッカーパターンが書き込む
ことが可能である。
スト制御信号３が”Ｈ”の場合、テストパターン書き込
み制御部のａｎｄ・ｏｒ回路２２の他方のａｎｄ回路の
入力が”Ｌ”となるため出力はアドレス１の第０番ｂｉ
ｔが反映され、第０番ｂｉｔが”Ｌ”の時はメモリアレ
イ部の偶数番目のワード、”Ｈ”の時はメモリアレイ部
の奇数番目のワードが書き込み可能状態になる。このと
き、ａｎｄ回路２５の出力は”Ｌ”となり３ステートバ
ッファ回路２４は非活性化され、一方３ステートバッフ
ァ回路２３は活性化されるため、テストデータ４が書き
込みデータ８に反映される。この結果先に示したメモリ
アレイの奇数または偶数ワードにはテストデータ４が一
斉に書き込まれる。特にこの動作に於いて、奇数ワード
書き込み時にテストデータ４のｔｄａｔａ［０］＝０、
ｔｄａｔａ［１］＝１とし、偶数ワード書き込み時にテ
ストデータ４のｔｄａｔａ［０］＝１、ｔｄａｔａ
［１］＝０とすることによりメモリアレイ部１２には２
回の書き込みサイクルでチェッカーパターンが書き込む
ことが可能である。
【００１６】
【発明の効果】以上のように本発明は、データを記録す
るメモリアレイ部と、アドレス及び書き込み許可信号か
ら前記メモリアレイ部の一つのワードを選択し書き込み
許可信号を与えるアドレスデコーダ部と、書き込み制御
信号、読み出し制御信号に応じて前記メモリアレイ部の
ビット線にデータを与えまたは前記メモリアレイ部のデ
ータを外部に与えるＩＯ部と、前記アドレスデコード部
から出される書き込み許可信号をテスト制御信号に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部と、ＩＯ部からメモリアレイ部のビット線に
与えるデータをテスト制御信号に応じて強制的に”Ｈ”
または”Ｌ”に固定するテストパターン生成部を備える
ことにより、従来メモリアレイにチェカーパターンを書
き込むために２＾（アドレス数）回の書き込みサイクル
が必要だったが２回の書き込みサイクルで実現できテス
ト時間の大幅な削減が可能である。
るメモリアレイ部と、アドレス及び書き込み許可信号か
ら前記メモリアレイ部の一つのワードを選択し書き込み
許可信号を与えるアドレスデコーダ部と、書き込み制御
信号、読み出し制御信号に応じて前記メモリアレイ部の
ビット線にデータを与えまたは前記メモリアレイ部のデ
ータを外部に与えるＩＯ部と、前記アドレスデコード部
から出される書き込み許可信号をテスト制御信号に応じ
て強制的に活性または不活性させるテストパターン書き
込み制御部と、ＩＯ部からメモリアレイ部のビット線に
与えるデータをテスト制御信号に応じて強制的に”Ｈ”
または”Ｌ”に固定するテストパターン生成部を備える
ことにより、従来メモリアレイにチェカーパターンを書
き込むために２＾（アドレス数）回の書き込みサイクル
が必要だったが２回の書き込みサイクルで実現できテス
ト時間の大幅な削減が可能である。
【図１】本発明の第１の実施例における半導体メモリ回
路装置の回路図
路装置の回路図
１ アドレス ２ 入力データ ３ テスト制御信号 ４ テストデータ ５ 書き込み制御信号 ６ 第１の書き込み許可信号 ７ 第２の書き込み許可信号 ８ 書き込みデータ １０ アドレスデコーダ部 １１ テストパターン書き込み制御部 １２ メモリアレイ部 １３ テストパターン生成部 １４ ＩＯ部 ２０、２１ インバータ回路 ２２ ａｎｄ・ｏｒ回路 ２３、２４ ３ステートバッファ回路 ２５ ａｎｄ回路
Claims (1)
- 【請求項１】データを記録するメモリアレイ部と、アド
レスから前記メモリアレイ部の一つのワードを選択し書
き込み許可信号を与えるアドレスデコーダ部と、書き込
み制御信号、読み出し制御信号に応じて前記メモリアレ
イ部のビット線にデータを与えまたは前記メモリアレイ
部のデータを外部に与えるＩＯ部と、前記アドレスデコ
ード部から出される書き込み許可信号をテスト制御信号
に応じて強制的に活性または不活性させるテストパター
ン書き込み制御部と、ＩＯ部からメモリアレイ部のビッ
ト線に与えるデータをテスト制御信号に応じて強制的
に”Ｈ”または”Ｌ”に固定するテストパターン生成部
を備える半導体メモリ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202200A JPH0863997A (ja) | 1994-08-26 | 1994-08-26 | 半導体メモリ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6202200A JPH0863997A (ja) | 1994-08-26 | 1994-08-26 | 半導体メモリ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863997A true JPH0863997A (ja) | 1996-03-08 |
Family
ID=16453628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6202200A Pending JPH0863997A (ja) | 1994-08-26 | 1994-08-26 | 半導体メモリ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351051A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | スタティック型半導体記憶装置 |
-
1994
- 1994-08-26 JP JP6202200A patent/JPH0863997A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351051A (ja) * | 2005-06-13 | 2006-12-28 | Renesas Technology Corp | スタティック型半導体記憶装置 |
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