JPS6236319B2 - - Google Patents

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JPS6236319B2
JPS6236319B2 JP58058022A JP5802283A JPS6236319B2 JP S6236319 B2 JPS6236319 B2 JP S6236319B2 JP 58058022 A JP58058022 A JP 58058022A JP 5802283 A JP5802283 A JP 5802283A JP S6236319 B2 JPS6236319 B2 JP S6236319B2
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JP
Japan
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memory
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data line
memory cell
circuit
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JPS59185097A (ja
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Yutaka Kumagai
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Oki Electric Industry Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】 （技術分野） 本発明は自己診断回路機能を持つ半導体メモリ
装置に関するものである。
（背景技術） 半導体プロセス及び微細化技術の向上により、
半導体メモリは高集積化、高速化の動きが著し
く、現在では256Kダイナミツクメモリ及び1Mビ
ツト級のメモリの開発が進められている。しかし
ながらこのメモリの大容量化、大型チツプ化にと
もない、半導体メモリでは局所的な小欠陥による
少数の不良ビツトを有するチツプが全体にしめる
良品の割合、すなわち歩留りに大きく影響してく
る。
これらの大容量半導体メモリの全体のコストを
低減させシステムコストを下げることを目的と
し、従来から一部欠陥を持つメモリ、PGM
（Partially Good Memory），MGM（Mostly
Good Memory）の活用が進められていたが、制
御の複雑さ、価格等に難点があり、主流とはなつ
ていないのが現状である。これは、各メモリチツ
プの不良番地をシステムの制御部で記憶してお
き、不良番地を避けて使用する方式であり、不良
番地の判断を制御部に依存するため、プログラム
上の煩雑さ、処理時間の効率低下などに問題があ
つた。
第１図に従来の半導体メモリ装置のブロツクダ
イアグラムを示す。アドレス入力信号（AD）が
行アドレスドライバ１に入力し、行アドレスデコ
ーダ２を経由し、ｎ行×ｍ行のマトリツクスから
なるメモリアレー３の１行を選択する。同様に列
側のアドレス入力信号は列アドレスドライバ４に
入力し、列アドレスデコータ５を経由し、上記メ
モリアレー３の１列を選択する。選択されたメモ
リセルには、メモリ書込サイクル時、データ入力
回路７からの情報がマルチプレクサ６を経由し入
力される。一方メモリ読出しサイクルには、上記
選択されたメモリセルの情報がマルチプレクサ６
を経由し、データ出力回路８に出力される。また
データ入力回路７とデータ出力回路８は、入
力信号を入力とするコントロール回路（ライ
トエネーブル回路９）からの制御信号φR，φWに
より制御される。
第２図は、第１図のブロツクダイアグラムの中
でメモリアレー３、マルチプレクサ６の回路をよ
り詳細に示したものである。
行デコーダ出力であるワードラインX1〜Ｘo
は、メモリセルＭ1.1〜Ｍo.nまでの行方向の選択
を行なう。列デコーダ出力Y1〜Ｙnはメモリセル
Ｍ1.1〜Ｍo.nの列方向の選択を行なう。
各メモリセルの列方向に共通に接続されたビツ
トラインＢ，は、列デコーダ出力Y1〜Ｙnに制
御されたスイツチトランジスタQ1〜Ｑn及び
Q1′〜Ｑn′によりデータラインＤ，に接続され
る。
今メモリセルＭ2.2が選択されたとする。書込
みサイクルのとき、コントロール回路９から
の制御信号φRによりデータ入力回路７からの信
号がデータラインＤ，に出力され、スイツチト
ランジスタQ2，Q2′を経由しビツトラインB2，2
に出力される。このときワードラインX2のみが
選択されているため、メモリセルＭ2.2に情報が
書き込まれる。読出しサイクルのとき、メモリセ
ルＭ2.2からの出力情報がビツトラインB2，2に
出力され、トランジスタQ2，Q2′を経由しデータ
ラインＤ，に出力される。これがコントロ
ール回路９からの制御信号φWによりデータ出力
回路８にとりこまれＤOUTに出力する。
以上説明したような第１図、第２図の従来の半
導体メモリ装置においてはメモリセルＭに欠陥が
あつた場合、その欠陥モードを認識する手段がな
くその判断を外部の制御部で実施する必要があつ
た。そのため一部欠陥を持つメモリの活用にあた
つては制御部のプログラム上の煩雑さをまねき、
処理効率の低下及び制御の複雑さの原因となり実
用化への難点となつていた。
（発明の目的） 本発明の目的は自己診断機能を持つ半導体メモ
リ装置を提供することにあり、メモリ装置のデー
タライン上に照合出力線を持つ連想メモリ回路か
らなる自己診断回路を接続していることを特徴と
する。
これにより外部制御の容易な一部欠陥を持つメ
モリの有効活用を計り、低価格な半導体メモリ装
置を提供することにある。
（発明の構成及び作用） 第３図に本発明による代表的な実施例を示す。
ｎ行×ｍ列のマトリツクスによるメモリアレー
は、行デコーダ出力であるワードラインX1〜Ｘo
と、列デコーダ出力であるY1〜Ｙnによつて選択
される。各メモリセルのビツトラインは列デコー
ダ出力Y1〜Ｙnによつて制御されたスイツチトラ
ンジスタ（第１図のQ1，Q1′〜Ｑn，Ｑn′）を経
由し、データラインＤ，に接続される。データ
入力回路７はコントロール回路９からの制御
信号φRにより活性化され、トランジスタＱ１〜
Ｑ４からなるDIN（データイン）バツフア回路に
より、書込み情報をデータラインＤ，に出力す
る。データ出力回路８は、コントロール回路
９からの制御信号φWにより活性化され、データ
ラインＤ，に読み出された信号を増巾し出力端
子ＤOUTに出力する。
本発明の特徴はデータラインＤ，に接続され
た自己診断回路１０にある。自己診断回路１０は
連想メモリ回路方式を採用しており、データライ
ンＤ，の情報を、コントロール回路９から
の制御信号φWにより制御されたトランスフアト
ランジスタＱ５，Ｑ６により、トランジスタＱ７
〜Ｑ１０により成るメモリセル内に取り入れてい
る。ここでデータラインに対応したメモリセル
ノードをnode1、データラインＤに対応したメモ
リセルノードをnode2とする。node1はトランジ
スタＱ１０のゲート入力であり、node2はトラン
ジスタＱ９のゲート入力である。
一方、照合出力線ＰはデータラインＤをゲート
入力とするトランジスタＱ１４とnode1をゲート
入力とするトランジスタＱ１３により接地され、
同時にデータラインをゲート入力とするトラン
ジスタＱ１２とnode2をゲート入力とするトラン
ジスタＱ１１により接地されている。
第４図に第３図の代表的なタイミングチヤート
を示す。今、書込みサイクルでメモリセルＭ2.2
が選択されたとすると、コントロール回路９
からの制御信号φRによりデータ入力回路７から
の信号がデータラインＤ，に出力され、列デコ
ーダ出力Y2によつて制御されたスイツチトラン
ジスタによつてビツトラインB2，2に出力され
る。この時ワードラインX2のみが選択されてい
るため、メモリセルＭ2.2に情報が書込まれる。
この時、自己診断回路１０においてはコント
ロール回路９からの制御信号φWが“Ｈ”レベル
となるため、トランスフアートランジスタＱ５，
Ｑ６が導通し、データラインレベルがnode1
に、データラインＤのレベルがnode2に取りこま
れる。今、データラインＤが“Ｈ”レベル、デー
タラインが“Ｌ”レベルとすると、node1が
“Ｌ”node2が“Ｈ”となる。
メモリセルＭ2.2への書込みは入力信号が
“Ｌ”レベルの時すなわち第４図のｔWPの間実行
されるが、書込みサイクルの後半において入
力信号は“Ｈ”レベルとなる。この時間ｔWRは一
般にライトリカバリー時間といわれている。この
時メモリセルＭ2.2はリード状態へと移行し、ビ
ツトラインB2，2にはメモリセルＭ2.2に書込ま
れた情報が出力し、その出力情報はデータライン
Ｄ，に表われる。
自己診断回路１０において、コントロール
回路９からの制御信号φWは“Ｌ”レベルとなる
ためトランジスタＱ５，Ｑ６は非導通となり、以
前の書込み情報（ここではnode1“Ｌ”node2
“Ｈ”）がそのまま保持されている。今、メモリセ
ルＭ2.2から正しい情報が出力されたとすると、
データラインＤは“Ｈ”、データラインは
“Ｌ”となる。従つてトランジスタＱ１１は導通
であるがＱ１２は非導通となり、またトランジス
タＱ１４は導通であるがＱ１３は非導通となり、
照合出力線Ｐは“Ｈ”レベルを保つ。一方、今メ
モリセルＭ2.2から誤情報が出力されたとする
と、データラインＤは“Ｌ”、データラインは
“Ｈ”となる。この状態では自己診断回路１０内
のトランジスタＱ１２とトランジスタＱ１１がと
もに導通状態となり、照合出力線Ｐは接地レベル
“Ｌ”となる。一般に本回路方式では書込み後の
ビツトラインB2，2のレベルを一度“Ｈ”レベ
ルにすることがのぞましく、ビツトラインB2，
2のプリチヤージトランジスタを制御するプリ
チヤージクロツクφPは、第４図のように入
力信号がＬ→Ｈに移行したときワンシヨツトパル
スにて発生することが望ましい。
以上説明したように、本発明による代表的な実
施例においては、データラインＤ，に接続した
自己診断回路１０を持つため、書込みサイクルの
後半において、選択されたメモリセルへの書込み
が正常になされたかどうかの自己判断ができ、か
つその情報を照合出力線Ｐとして出力することが
できる。
これにより本発明による半導体メモリを搭載し
たメモリシステムにおいては、たとえメモリ内に
一部欠陥ビツトが存在していたとしても書込み時
にメモリ装置自体からの診断情報を入手できるた
め、外部制御部において容易に不良番地の記憶が
可能となる。従つて、複雑なプログラム上の対策
も不要でかつ効率のよい低価格なシステム設計が
可能となる。一方、一部欠陥を持つメモリの有効
活用が可能となるため、より低価格な半導体メモ
リ装置の提供が可能となる。
（発明の効果） 本発明は不良ビツトに対する自己診断機能を連
想メモリ回路方式により完成させているものであ
り、汎用大容量ダイナミツク及びスタテイツクメ
モリに最的であるとともに、メモリ機能を内蔵す
るマイクロプロセツサ等各種論理LSIへの適用が
可能である。
【図面の簡単な説明】
第１図は従来の半導体メモリのブロツクダイア
グラム、第２図は第１図の中のメモリアレー部及
びマルチプレクサ部の詳細図、第３図は本発明に
よる代表的な実施例、第４図は第３図の代表的な
タイミングチヤートである。 １，４……アドレスドライバ、２，５……アド
レスデコーダ、３……メモリアレー、６……マル
チプレクサ、７……データ入力回路、８……デー
タ出力回路、９……コントロール回路、１０
……自己診断回路、Ｍ1.1〜Ｍo.n……メモリセ
ル、Ｑ１〜Ｑ１４……トランジスタ、Ｄ，……
データライン。

Claims (1)

    【特許請求の範囲】
  1. １ ｎ行×ｍ列のマトリツクスからなるメモリア
    レーと、そのメモリアレーの各列ごとに配置され
    たスイツチ機能を通して共通に接続されたデータ
    ラインと、該データラインに接続されメモリアレ
    ー内のある選択されたメモリセルに情報を書込む
    データ入力回路部と、前記データラインに接続さ
    れメモリアレー内のある選択されたメモリセルか
    らの情報を読み出すデータ出力回路部とからなる
    メモリ装置において、照合出力線を有する連想メ
    モリ回路部を前記データラインに接続し、前記メ
    モリアレー内のある選択されたメモリセルへの情
    報の書込み時に前記連想メモリ回路部は該情報を
    記憶し、該書込み後直ちに前記メモリセルからの
    情報を読出して前記連想メモリ回路部に入力し、
    前記メモリセルへの情報の書込みが正常に行なわ
    れたかどうかを前記照合出力線により検出するこ
    とを特徴とする自己診断機能付メモリ装置。
JP58058022A 1983-04-04 1983-04-04 自己診断機能付メモリ装置 Granted JPS59185097A (ja)

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JP58058022A JPS59185097A (ja) 1983-04-04 1983-04-04 自己診断機能付メモリ装置
DE19843412676 DE3412676A1 (de) 1983-04-04 1984-04-04 Halbleiterspeichervorrichtung
GB08408684A GB2137785B (en) 1983-04-04 1984-04-04 Semiconductor memory device
US06/903,205 US4667330A (en) 1983-04-04 1986-09-02 Semiconductor memory device

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