JPH0864550A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0864550A JPH0864550A JP19501894A JP19501894A JPH0864550A JP H0864550 A JPH0864550 A JP H0864550A JP 19501894 A JP19501894 A JP 19501894A JP 19501894 A JP19501894 A JP 19501894A JP H0864550 A JPH0864550 A JP H0864550A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- mask
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高分解能露光装置なしに従来のレジストパタ
ーンの開口径で一層微細パターンの形成方法を提供す
る。 【構成】 表面にｎ型とｐ型ウエルをもつ半導体基板１
上にＳｉ熱酸化膜４を形成し、その膜上にＣＶＤ法でポ
リＳｉ膜５を形成する。その上に第１絶縁膜のＳｉ窒化
膜６、第１ＣＶＤ膜７、第２絶縁膜のＢＰＳＧ膜８、第
３絶縁膜の第２ＣＶＤ膜９を順次形成する。次に膜９上
にレジストを塗布パターニングして基板表面の素子形成
領域が開口されたレジストマスクを形成し、このマスク
を用い異方性エッチングで前記膜７、膜８及び膜９を開
口した後、マスクを灰化除去する。その後ＢＰＳＧ膜８
を急速加熱またはランプアニールで横方向に膨張させ、
膜８の開口径を膜７，９の開口径より狭くする。この膜
８をマスクとして窒化膜６をエッチ開口し基板表面にＢ
イオン注入し膜７〜９を除去後、開口部下部のＳｉＯ２
膜を成長させ厚い酸化膜とし窒化膜を除いて素子分離領
域を得る。
ーンの開口径で一層微細パターンの形成方法を提供す
る。 【構成】 表面にｎ型とｐ型ウエルをもつ半導体基板１
上にＳｉ熱酸化膜４を形成し、その膜上にＣＶＤ法でポ
リＳｉ膜５を形成する。その上に第１絶縁膜のＳｉ窒化
膜６、第１ＣＶＤ膜７、第２絶縁膜のＢＰＳＧ膜８、第
３絶縁膜の第２ＣＶＤ膜９を順次形成する。次に膜９上
にレジストを塗布パターニングして基板表面の素子形成
領域が開口されたレジストマスクを形成し、このマスク
を用い異方性エッチングで前記膜７、膜８及び膜９を開
口した後、マスクを灰化除去する。その後ＢＰＳＧ膜８
を急速加熱またはランプアニールで横方向に膨張させ、
膜８の開口径を膜７，９の開口径より狭くする。この膜
８をマスクとして窒化膜６をエッチ開口し基板表面にＢ
イオン注入し膜７〜９を除去後、開口部下部のＳｉＯ２
膜を成長させ厚い酸化膜とし窒化膜を除いて素子分離領
域を得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微細なパターン形成方法に関する。
関し、特に微細なパターン形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法について素
子分離を例として説明する。まず、図９に示すように、
半導体基板１０１の表面上にｎ型ウエル１０２、ｐ型ウ
エル１０３を形成した後、熱酸化法を用いて膜厚約０．
１μｍのシリコン酸化膜１０４を形成する。さらにその
上に膜厚約０．１μｍのシリコン窒化膜１０６を形成
し、シリコン窒化膜１０６上にレジストを塗布する。こ
のレジストはリソグラフィ工程を用いてパターニングさ
れ、レジストマスク１１０となる。
子分離を例として説明する。まず、図９に示すように、
半導体基板１０１の表面上にｎ型ウエル１０２、ｐ型ウ
エル１０３を形成した後、熱酸化法を用いて膜厚約０．
１μｍのシリコン酸化膜１０４を形成する。さらにその
上に膜厚約０．１μｍのシリコン窒化膜１０６を形成
し、シリコン窒化膜１０６上にレジストを塗布する。こ
のレジストはリソグラフィ工程を用いてパターニングさ
れ、レジストマスク１１０となる。
【０００３】次に、図１０に示すように、レジストマス
ク１１０をマスクとしてシリコン窒化膜１０６にエッチ
ングを行い、開口する。開口後、図１１に示すように、
レジストマスク１１０をマスクとしてボロンイオンを加
速電圧１００ＫｅＶ、ドーズ量１×１０13ｃｍ-3の条件
でイオン注入する。その後、レジストマスク１１０を酸
素アッシングにより除去する。
ク１１０をマスクとしてシリコン窒化膜１０６にエッチ
ングを行い、開口する。開口後、図１１に示すように、
レジストマスク１１０をマスクとしてボロンイオンを加
速電圧１００ＫｅＶ、ドーズ量１×１０13ｃｍ-3の条件
でイオン注入する。その後、レジストマスク１１０を酸
素アッシングにより除去する。
【０００４】レジストマスク１１０除去後、図１２に示
すように、ＬＯＣＯＳ法を用いて水蒸気雰囲気中でシリ
コン窒化膜１０６の開口部に約１μｍの膜厚でフィール
ド酸化膜１１３を形成する。最後にシリコン窒化膜１０
６を除去し、図１３のような構造が得られ、素子分離が
完成する。
すように、ＬＯＣＯＳ法を用いて水蒸気雰囲気中でシリ
コン窒化膜１０６の開口部に約１μｍの膜厚でフィール
ド酸化膜１１３を形成する。最後にシリコン窒化膜１０
６を除去し、図１３のような構造が得られ、素子分離が
完成する。
【０００５】
【発明が解決しようとする課題】しかし、従来の製造方
法では以下の問題があった。すなわち、素子分離の幅が
レジストパターンの開口サイズで決まるため、微細な素
子分離を形成しようとするとき高分解能の露光装置を必
要とし、半導体装置製造のコストアップの主要因となっ
ていた。本発明は上記問題点に鑑み、従来のレジストパ
ターンの開口サイズでさらに微細な微細なパターンを形
成することを特徴とする。
法では以下の問題があった。すなわち、素子分離の幅が
レジストパターンの開口サイズで決まるため、微細な素
子分離を形成しようとするとき高分解能の露光装置を必
要とし、半導体装置製造のコストアップの主要因となっ
ていた。本発明は上記問題点に鑑み、従来のレジストパ
ターンの開口サイズでさらに微細な微細なパターンを形
成することを特徴とする。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法では、半導体基板上
面に第１の絶縁膜、第２の絶縁膜、第３の絶縁膜をこの
順に形成する工程と、これら第２の絶縁膜、第３の絶縁
膜をパターニングする工程と、前記第２の絶縁膜、第３
の絶縁膜のうちいずれかを水平方向に膨張させる工程
と、膨張した前記絶縁膜をマスクとして前記第１の絶縁
膜を異方性エッチングする工程と、前記異方性エッチン
グにより開口した部分に対応する前記半導体基板表面に
イオン注入する工程とを具備することを特徴とする。
に、本発明の半導体装置の製造方法では、半導体基板上
面に第１の絶縁膜、第２の絶縁膜、第３の絶縁膜をこの
順に形成する工程と、これら第２の絶縁膜、第３の絶縁
膜をパターニングする工程と、前記第２の絶縁膜、第３
の絶縁膜のうちいずれかを水平方向に膨張させる工程
と、膨張した前記絶縁膜をマスクとして前記第１の絶縁
膜を異方性エッチングする工程と、前記異方性エッチン
グにより開口した部分に対応する前記半導体基板表面に
イオン注入する工程とを具備することを特徴とする。
【０００７】
【作用】本発明では、第２の絶縁膜、第３の絶縁膜のう
ちいずれかを水平方向に膨張させることで、パターニン
グされた第２の絶縁膜、第３の絶縁膜の開口径よりも開
口径を狭めることができ、従来のレジストパターンの開
口サイズでさらに微細な微細なパターンを形成すること
ができる。
ちいずれかを水平方向に膨張させることで、パターニン
グされた第２の絶縁膜、第３の絶縁膜の開口径よりも開
口径を狭めることができ、従来のレジストパターンの開
口サイズでさらに微細な微細なパターンを形成すること
ができる。
【０００８】
【実施例】以下、図面を用いて本発明の実施例である半
導体装置の製造方法を説明する。まず、図１に示すよう
に、表面にｎ型ウエル２とｐ型ウエル３を含有した半導
体基板１を用意し、この半導体基板上面に熱酸化により
膜厚０．１μｍのシリコン酸化膜４を形成する。このシ
リコン酸化膜４上に、ＬＰ−ＣＶＤ(Low Pressure-Chem
ical Vapor Deposition)法により膜厚０．０５μｍのポ
リシリコン膜５を形成する。さらにその上に、ＬＰ−Ｃ
ＶＤ法を用いて、第１の絶縁膜であるシリコン窒化膜６
を０．１μｍ、第１のＣＶＤ膜７を０．３μｍ、第２の
絶縁膜であるＢＰＳＧ膜８（ボロン濃度３×１０21ｃｍ
-3、燐濃度３×１０21ｃｍ-3）を０．６μｍ、第３の絶
縁膜である第２ＣＶＤ膜９を０．３μｍに形成する。
導体装置の製造方法を説明する。まず、図１に示すよう
に、表面にｎ型ウエル２とｐ型ウエル３を含有した半導
体基板１を用意し、この半導体基板上面に熱酸化により
膜厚０．１μｍのシリコン酸化膜４を形成する。このシ
リコン酸化膜４上に、ＬＰ−ＣＶＤ(Low Pressure-Chem
ical Vapor Deposition)法により膜厚０．０５μｍのポ
リシリコン膜５を形成する。さらにその上に、ＬＰ−Ｃ
ＶＤ法を用いて、第１の絶縁膜であるシリコン窒化膜６
を０．１μｍ、第１のＣＶＤ膜７を０．３μｍ、第２の
絶縁膜であるＢＰＳＧ膜８（ボロン濃度３×１０21ｃｍ
-3、燐濃度３×１０21ｃｍ-3）を０．６μｍ、第３の絶
縁膜である第２ＣＶＤ膜９を０．３μｍに形成する。
【０００９】この後、第２ＣＶＤ膜９上にレジストを塗
布し、リソグラフィでパターニングすることにより、半
導体基板１表面の素子形成領域に対応する領域が開口さ
れたレジストマスク１０が形成される。
布し、リソグラフィでパターニングすることにより、半
導体基板１表面の素子形成領域に対応する領域が開口さ
れたレジストマスク１０が形成される。
【００１０】次に、図２に示すように、このレジストマ
スク１０を用いて、ＲＩＥ(Reactive Ion Etching)など
の異方性エッチングで、第１のＣＶＤ膜７、ＢＰＳＧ膜
８、第２のＣＶＤ膜９を開口する（これを開口部１１と
する）。そして、レジストマスク１０を酸素アッシング
により除去する。
スク１０を用いて、ＲＩＥ(Reactive Ion Etching)など
の異方性エッチングで、第１のＣＶＤ膜７、ＢＰＳＧ膜
８、第２のＣＶＤ膜９を開口する（これを開口部１１と
する）。そして、レジストマスク１０を酸素アッシング
により除去する。
【００１１】レジストマスク除去後、図３に示すよう
に、ＢＰＳＧ膜８をＲＴＡ(Rapid Thermal Anneal)によ
り３０秒、もしくはランプアニールにより８５０℃、３
０分の条件で膨張させる。これにより、ＢＰＳＧ膜８は
横方向に数１０ｎｍ膨張し、前工程で形成された開口部
１１よりも数１０〜数１００ｎｍ狭くなる。
に、ＢＰＳＧ膜８をＲＴＡ(Rapid Thermal Anneal)によ
り３０秒、もしくはランプアニールにより８５０℃、３
０分の条件で膨張させる。これにより、ＢＰＳＧ膜８は
横方向に数１０ｎｍ膨張し、前工程で形成された開口部
１１よりも数１０〜数１００ｎｍ狭くなる。
【００１２】この膨張したＢＰＳＧ膜８をマスクとし
て、図４に示すように、シリコン窒化膜６をＲＩＥなど
の異方性エッチングを用いて開口する。その後、図５に
示すように、異方性エッチングにより開口した部分に対
応する半導体基板１表面に、ボロンイオンを、ドーズ量
１×１０13ｃｍ-3、加速電圧１００ＫｅＶでイオン注入
する。
て、図４に示すように、シリコン窒化膜６をＲＩＥなど
の異方性エッチングを用いて開口する。その後、図５に
示すように、異方性エッチングにより開口した部分に対
応する半導体基板１表面に、ボロンイオンを、ドーズ量
１×１０13ｃｍ-3、加速電圧１００ＫｅＶでイオン注入
する。
【００１３】イオン注入後、図６に示すように、ＣＭＰ
(Chemical Mechanical Polishing)などの方法で、第１
のＣＶＤ膜７、ＢＰＳＧ膜８、第２のＣＶＤ膜９を除去
する。
(Chemical Mechanical Polishing)などの方法で、第１
のＣＶＤ膜７、ＢＰＳＧ膜８、第２のＣＶＤ膜９を除去
する。
【００１４】この後、図７に示すようにＬＯＣＯＳ法を
用い、水蒸気雰囲気中でシリコン窒化膜６の開口部下部
のシリコン酸化膜を成長させ、膜厚が１μｍ程度のフィ
ールド酸化膜１３とする。
用い、水蒸気雰囲気中でシリコン窒化膜６の開口部下部
のシリコン酸化膜を成長させ、膜厚が１μｍ程度のフィ
ールド酸化膜１３とする。
【００１５】最後にシリコン窒化膜６をホット燐酸を用
いたウエットエッチングで除去し、図８の様な構造とす
る。ここでフィールド酸化膜１３は素子分離領域とな
り、ｎ型ウエル１、ｐ型ウエル２の領域に素子が形成さ
れる。
いたウエットエッチングで除去し、図８の様な構造とす
る。ここでフィールド酸化膜１３は素子分離領域とな
り、ｎ型ウエル１、ｐ型ウエル２の領域に素子が形成さ
れる。
【００１６】なお、本実施例では第２層をＢＰＳＧ膜、
第３層を第２のＣＶＤ膜としているが、これに限るもの
ではなく、第２層を第２のＣＶＤ膜、第３層をＢＰＳＧ
膜としてもよい。この場合、第３層（露出面）のみをア
ニールすることがＲＴＰ（Rapid Thermal Process ）で
は可能であるため、上記実施例よりもＢＰＳＧ膜の開口
半径を小さくすることができ、さらに微細なパターンを
形成することができる。
第３層を第２のＣＶＤ膜としているが、これに限るもの
ではなく、第２層を第２のＣＶＤ膜、第３層をＢＰＳＧ
膜としてもよい。この場合、第３層（露出面）のみをア
ニールすることがＲＴＰ（Rapid Thermal Process ）で
は可能であるため、上記実施例よりもＢＰＳＧ膜の開口
半径を小さくすることができ、さらに微細なパターンを
形成することができる。
【００１７】以上、本発明の半導体装置の製造方法で
は、ＢＰＳＧ膜をアニールで膨張させてマスクとなる部
分を形成する為、レジストパターンよりも微細なパター
ン形成が可能となり、高価な高分解能の露光装置を導入
することなく微細なパターンが形成できる。
は、ＢＰＳＧ膜をアニールで膨張させてマスクとなる部
分を形成する為、レジストパターンよりも微細なパター
ン形成が可能となり、高価な高分解能の露光装置を導入
することなく微細なパターンが形成できる。
【００１８】
【発明の効果】本発明によれば、レジストパターンより
微細なパターン形成が可能となり、高価な高分解能の露
光装置を導入することなく微細なパターンが形成でき
る。よって、半導体製造装置の大幅なコストダウンが可
能となる。
微細なパターン形成が可能となり、高価な高分解能の露
光装置を導入することなく微細なパターンが形成でき
る。よって、半導体製造装置の大幅なコストダウンが可
能となる。
【図１】本発明の半導体装置の製造方法の製造工程図
【図２】本発明の半導体装置の製造方法の製造工程図
【図３】本発明の半導体装置の製造方法の製造工程図
【図４】本発明の半導体装置の製造方法の製造工程図
【図５】本発明の半導体装置の製造方法の製造工程図
【図６】本発明の半導体装置の製造方法の製造工程図
【図７】本発明の半導体装置の製造方法の製造工程図
【図８】本発明の半導体装置の製造方法の製造工程図
【図９】従来の半導体装置の製造方法の製造工程図
【図１０】従来の半導体装置の製造方法の製造工程図
【図１１】従来の半導体装置の製造方法の製造工程図
【図１２】従来の半導体装置の製造方法の製造工程図
【図１３】従来の半導体装置の製造方法の製造工程図
１、１０１ 半導体基板 ２、１０２ ｎ型ウエル ３、１０３ ｐ型ウエル ４、１０４ シリコン酸化膜 ５ ポリシリコン膜 ６、１０６ シリコン窒化膜 ７ 第１のＣＶＤ膜 ８ ＢＰＳＧ膜 ９ 第２のＣＶＤ膜 １０、１１０ レジストマスク １１ 開口部 １３、１１３ フィールド酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｂ 21/76 Ｈ０１Ｌ 21/76 Ｓ
Claims (2)
- 【請求項１】 半導体基板上面に第１の絶縁膜、第２の
絶縁膜、第３の絶縁膜をこの順に形成する工程と、 これら第２の絶縁膜、第３の絶縁膜をパターニングする
工程と、 前記第２の絶縁膜、第３の絶縁膜のうちいずれかを水平
方向に膨張させる工程と、 膨張した前記絶縁膜をマスクとして前記第１の絶縁膜を
異方性エッチングする工程と、 前記異方性エッチングにより開口した部分に対応する前
記半導体基板表面にイオン注入する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の絶縁膜、第３の絶縁膜のうち
１つは不純物を含有したシリコン酸化膜であることを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19501894A JPH0864550A (ja) | 1994-08-19 | 1994-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19501894A JPH0864550A (ja) | 1994-08-19 | 1994-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864550A true JPH0864550A (ja) | 1996-03-08 |
Family
ID=16334170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19501894A Pending JPH0864550A (ja) | 1994-08-19 | 1994-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12598930B2 (en) | 2020-07-23 | 2026-04-07 | Lam Research Corporation | Conformal thermal CVD with controlled film properties and high deposition rate |
-
1994
- 1994-08-19 JP JP19501894A patent/JPH0864550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12598930B2 (en) | 2020-07-23 | 2026-04-07 | Lam Research Corporation | Conformal thermal CVD with controlled film properties and high deposition rate |
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