JPH0864809A - Ｍｏｓトランジスタ - Google Patents

Ｍｏｓトランジスタ

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JPH0864809A
JPH0864809A JP19887394A JP19887394A JPH0864809A JP H0864809 A JPH0864809 A JP H0864809A JP 19887394 A JP19887394 A JP 19887394A JP 19887394 A JP19887394 A JP 19887394A JP H0864809 A JPH0864809 A JP H0864809A
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region
offset
conductivity type
electrode
area
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JP19887394A
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Yoshiyuki Kanai
美之 金井
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 ブレークダウン箇所を、点領域から線領域へ
と広げることにより、特性の安定した高電圧ＭＯＳトラ
ンジスタを提供する。 【構成】 第１の導電型の半導体基板１内に形成され、
離間した第１の導電型とは逆の第２の導電型のソース領
域３とドレイン領域２を有し、このソース領域３とドレ
イン領域２の間に少なくともドレイン領域２と離間した
ゲート領域４を有し、前記ソース領域３、ドレイン領域
２及びゲート領域４は各々電極を有し、少なくとも前記
ドレイン領域２の周囲及びそのドレイン領域２とゲート
領域４の間を含む領域を囲むように第２の導電型のオフ
セット領域８を有し、このオフセット領域８の外側に、
このオフセット領域８とは離間し、このオフセット領域
８を囲むように第１の導電型のチャネルストッパ領域９
を有するＭＯＳトランジスタにおいて、高電圧が印加さ
れる電極２１は、前記ゲート電極７及びチャネルストッ
パ領域９に少なくとも一部が重なるように配置する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、オフセット構造の高電
圧ＭＯＳトランジスタの構造に関するものである。
【０００２】
【従来の技術】従来、この種の装置としては、例えば、
特開昭６１−１７１１６５号公報に開示されるものがあ
った。図３はかかる従来のＭＯＳトランジスタの平面
図、図４は図３のＥ−Ｅ′線断面図である。
【０００３】これらの図に示すように、ＮＭＯＳを例に
とると、まず、Ｐ型基板１内に形成した同じＮ+ 拡散層
からなるＮ+ ドレイン領域２及びＮ+ ソース領域３が離
間されており、その間にＮ+ ドレイン領域２とＮ+ ソー
ス領域３から離間したゲート部４があり、各々に電極と
してメタルドレイン電極５、メタルソース電極６及びゲ
ート電極７が形成されている。
【０００４】また、各離間したＮ+ ドレイン領域２とＮ
+ ソース領域３及びその周囲とゲート部４の間の領域を
囲むように、ゲート部４を除く領域に、Ｎ- 層からなる
Ｎ-オフセット領域８が形成されている。前記ゲート電
極７は少なくともＮ- オフセット領域８の外側まで延び
ている。更に、前記Ｎ- オフセット領域８の外側に離間
し、該Ｎ- オフセット領域８を囲むようにＰ+ 層からな
るＰ+ チャネルストッパ領域９が配置されている。な
お、図４における１０はフィールド酸化膜、１１は層間
絶縁膜としてのＰＳＧ膜である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＭＯＳトランジスタでは、図３に示すように、
Ｎ- オフセット領域８の角部のＡ部及びゲート電極７と
重なるＢ部で電界が周囲と変わるため、電界集中が起
き、他の部分よりブレーダウン電圧が低い。なお、Ａ部
とＢ部では、構成しているＮ- オフセット領域８の濃度
やＰＮ接合深さｘj等のプロセスパラメータにより弱い
ほうがブレーダウンする。
【０００６】このため、ＩＣの規格の１つであるＥＳＤ
耐量（静電破壊量）は、ブレークダウンの電圧の低いＡ
部又はＢ部の領域でのみ、エネルギーを消費するため、
低いものになる。プロセスパラメータによっては、実使
用に耐えられないくらい低いものになるといった問題が
あった。本発明は、上記問題点を除去し、ブレークダウ
ン箇所を点領域から線領域へと広げることにより、特性
の安定した高電圧ＭＯＳトランジスタを提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１の導電型の半導体基板（１）内に形
成され、離間した第１の導電型とは逆の第２の導電型の
ソース領域（３）とドレイン領域（２）を有し、このソ
ース領域（３）とドレイン領域（２）の間に少なくとも
ドレイン領域（２）と離間したゲート領域（４）を有
し、前記ソース領域（３）、ドレイン領域（２）及びゲ
ート領域（４）は各々電極（６，５，７）を有し、少な
くとも前記ドレイン領域（２）の周囲及びそのドレイン
領域（２）とゲート領域（４）の間を含む領域を囲むよ
うに第２の導電型のオフセット領域（８）を有し、この
オフセット領域（８）の外側に、このオフセット領域
（８）とは離間し、このオフセット領域（８）を囲むよ
うに第１の導電型のチャネルストッパ領域（９）を有す
るＭＯＳトランジスタにおいて、 （Ａ）高電圧が印加される電極（５）は、前記ゲート電
極（７）及びチャネルストッパ領域（９）に少なくとも
一部が重なるように配置する。
【０００８】（Ｂ）高電圧が印加される電極（５）は、
前記ゲート電極（７）及びチャネルストッパ領域（９）
に少なくとも一部が重なるように配置し、その高電圧が
印加される電極（５）の一部を、前記チャネルストッパ
領域（９）と対向するように平行に除去し、かつその除
去する領域（３２，３３，３４）は、前記オフセット領
域（８）と対向している領域の内側で、前記半導体基板
（１）を含む領域に配置するようにしたものである。
【０００９】（Ｃ）前記チャネルストッパ領域（４１）
の一部をオフセット領域（８）と対向するように平行に
近づけた部分（４２，４３，４４）を形成するととも
に、この近づけた部分（４２，４３，４４）は、前記オ
フセット領域（８）と対向している領域の内側に配置す
るようにしたものである。 （Ｄ）前記オフセット領域（８）の外側で、前記チャネ
ルストッパ領域（９）の内側に高電圧を印加する電極
（５）とは層の異なる電極（５１）を配置するととも
に、この層の異なる電極（５１）は、前記オフセット領
域（８）と対向するように平行に配置し、前記オフセッ
ト領域（８）と対向している領域の内側に形成され、前
記層の異なる電極（５１）の電位を、高電圧が印加され
る電極（５）の電位より低い電圧に設定するようにした
ものである。
【００１０】
【作用】本発明によれば、上記のように構成したので、 （１）メタルドレイン電極をＰ+ チャネルストッパ領域
まで覆い、ブレークダウンをＮ- オフセット領域と対向
するＰ+ チャネルストッパ領域の全領域で起きるように
したので、安定した特性を得ることができる。なお、Ｅ
ＳＤ耐量については、単位面積当たりの耐量は、材料、
構造、ブレークダウン電圧で決まるため、ブレークダウ
ンする面積を大きくすれば、ＥＳＤ耐量を向上させるこ
とができる。
【００１１】（２）フィールドプレートとなっていたメ
タルドレイン電極の一部を除去して、そこでブレークダ
ウンするようにしており、また、除去部分の周囲には、
フィールドプレートがあって電界を緩和しているため、
ブレークダウンは、Ｎ- オフセット領域と平行部分で限
らず起こる。このため、電界緩和が不十分で、Ｃ部又は
Ｄ部でブレークダウンすることがなくなり、安定した特
性を得ることができ、また、従来に比べてブレークダウ
ンが線領域に起きるため、点でブレークダウンしていた
ものよりブレークダウン面積が大きくなるので、ＥＳＤ
耐量を向上させることができる。
【００１２】（３）ブレークダウンをＮ- オフセット領
域に近づけたＰ+ チャネルストッパ領域の平行部で起き
るようにしている。つまり、第２の実施例と同様に、Ｎ
- オフセット領域に近づける度合いを適当に選択するこ
とにより、ブレークダウンを、Ａ部、Ｂ部の点領域でな
く、Ｎ- オフセット領域に近づけたＰ+ チャネルストッ
パ領域の平行部、つまり、線領域で起きるようにしたの
で、特性が安定する。
【００１３】また、上記（２）によれば、メタルドレイ
ン電極を除去した方向には配線ができなかったが、この
実施例ではそれが可能になり、配線方向の制約をなくす
ことができる。このため、配線方向に制約のないＥＳＤ
耐量の高い高電圧ＭＯＳトランジスタを得ることができ
る。
【００１４】（４）付加した多結晶シリコン電極が、Ｎ
- オフセット領域と対向している平行部でブレークダウ
ンさせるようにしているため、請求項３記載の発明と同
様に、Ａ部又はＢ部の領域でブレークダウンすることが
なく、安定した特性が得られる。また、メタルドレイン
電極とは別の層である多結晶シリコン電極で形成してい
るため、上記（３）と同様に、配線方向の制約がない。
また、上記（３）のようにＰ+ チャネルストッパ層でブ
レークダウンを決めているのと違い、多結晶シリコン電
極で決めているため、電位によってブレークダウン電圧
を制約でき、ＥＳＤ耐量が必要な状態の時だけ、ブレー
クダウンを低くし、それ以外は高くすることができる。
【００１５】
【実施例】以下、本発明の実施例について図を参照しな
がら順次説明する。図１は本発明の第１の実施例を示す
ＭＯＳトランジスタの平面図、図２は図１のＦ−Ｆ′線
断面図である。ここではＮＭＯＳを例に挙げて説明す
る。これらの図に示すように、従来と同様に、Ｐ型基板
１内に形成した同じＮ+ 拡散層からなるＮ+ ドレイン領
域２及びＮ+ ソース領域３が離間して配置されており、
その間にＮ+ ドレイン領域２とＮ+ ソース領域３から離
間したゲート部４が配置され、各々に電極としてメタル
ドレイン電極２１、メタルソース電極６及びゲート電極
７が配置されている。
【００１６】また、Ｎ+ ドレイン領域２とＮ+ ソース領
域３及びその周囲とゲート部４との間の領域を囲むよう
にゲート部４を除く領域に、Ｎ- 層からなるＮ- オフセ
ット領域８が配置されている。また、ゲート電極７は少
なくとも、前記Ｎ- オフセット領域８の外側まで延長し
ている。また、Ｎ- オフセット領域８の外側に離間さ
れ、このＮ- オフセット領域８を囲むようにＰ+ 層から
なるＰ+ チャネルストッパ領域９が配置されている。な
お、図２における１０はフィールド酸化膜、１１は層間
絶縁膜としてのＰＳＧ膜である。
【００１７】このように、メタルドレイン電極２１は、
少なくとも一部がゲート電極７及びＰ+ チャネルストッ
パ領域９と重なるように配置する。このように構成した
ので、高電位がメタルドレイン電極２１に印加される
と、Ｎ- オフセット領域８とＰ型基板１に逆接合が印加
され、Ｎ- オフセット領域８が空乏化することになり、
電界を緩和して、高いブレークダウン電圧を得ることが
できる。
【００１８】ブレークダウンする場所は最も電界が強い
所で発生し、Ｎ- オフセット領域の濃度、形、深さで変
化するが、一般的に角部やシリコン表面部でブレークダ
ウンが起こる。この実施例では、メタルドレイン電極２
１を、Ｎ- オフセット領域８の外側のＰ+ チャネルスト
ッパ領域９まで延ばすようにしたので、メタルドレイン
電極２１は、フィールドプレートとなり、Ｎ- オフセッ
ト領域８の特に表面電界を緩和する。このため、ブレー
クダウンは、Ｎ- オフセット領域８、Ｐ型基板１の濃度
及びメタルドレイン電極２１下の絶縁膜厚を適当に選択
して、Ｎ- オフセット領域８の角部（Ａ部）及びＢ部の
電界を十分に緩和することで、Ｐ+ チャネルストッパ領
域９とＮ+ ドレイン領域２からの空乏層がぶつかった所
で起こる。
【００１９】この時、Ａ部及びＢ部の電界を十分に緩和
できていれば、Ｃ部及びＤ部とそれ以外の電界差がほと
んどなくなり、Ｎ+ ドレイン領域２側のＰ+ チャネルス
トッパ領域９が、Ｎ- オフセット領域８と対向している
全領域でブレークダウンが起こる。つまり、図１におけ
るＡ−Ａ線部分でブレークダウンが起こることになり、
電界が集中するのを緩和することができる。
【００２０】このように、メタルドレイン電極２１をＰ
+ チャネルストッパ領域９まで覆うことにより、ブレー
クダウンをＮ- オフセット領域８と対向するＰ+ チャネ
ルストッパ領域９の全領域で起きるようにした。ここ
で、ＥＳＤ耐量については、単位面積当たりの耐量は、
材料，構造，ブレークダウン電圧で決まるため、ブレー
クダウンする面積を大きくすれば、ＥＳＤ耐量が向上す
る。そこで、第１の実施例では、ブレークダウンする面
積を大きくしたので、ＥＳＤ耐量が高い高電圧ＭＯＳト
ランジスタが得られる。
【００２１】図５は本発明の第２の実施例を示すＭＯＳ
トランジスタの平面図、図６は図５のＧ−Ｇ′線断面図
である。ここではＮＭＯＳを例に挙げて説明する。第１
実施例のメタルドレイン電極２１において、Ｐ+ チャネ
ルストッパ領域９と重なっている領域で、少なくとも一
辺側のＮ- オフセット領域８の延長領域の内部部分を、
少なくともＰ型基板領域を含むように除去するように設
置する。つまり、メタルドレイン電極３１を形成する。
【００２２】この場合、Ｎ- オフセット領域８からＰ+
チャネルストッパ領域９までの距離ｌ1 と、メタルドレ
イン電極３１の除去部分３２のＮ- オフセット領域８か
らメタルドレイン電極３１との距離ｌ2 の関係をｌ2 ＜
ｌ1 になるようにする。また、除去部分は、Ｎ- オフセ
ット領域８と平行になる部分を有するようにする。
【００２３】第１実施例と同様に、メタルドレイン電極
３１がフィールドプレートとなって、Ｎ+ ドレイン領域
２からの空乏層が延びるが、メタルドレイン電極３１を
一部除去した所は、それ以上空乏層が延びないため、ブ
レークダウンは除去したＮ-オフセット領域８と対向す
る平行部で起こることになり、電界が集中するのを緩和
することができる。
【００２４】図７は本発明の第２の実施例の変形例を示
すＭＯＳトランジスタの平面図である。この図に示すよ
うに、ゲート電極７の長手方向にメタルドレイン電極３
１の除去部分３３，３４を形成するようにしてもよい。
この場合には、平行部が２箇所に形成できるので、更な
るブレークダウンの低下を図ることができる。
【００２５】また、図示しないが、図５と図７とを組み
合わせたメタルドレイン電極３１の形状にするようにし
てもよい。このように、フィールドプレートとなってい
たメタルドレイン電極の一部を除去して、そこでブレー
クダウンするようにしており、また、除去部分の周囲に
は、フィールドプレートがあって電界を緩和しているた
め、ブレークダウンはＮ-オフセット領域と平行部分で
必ず起こる。
【００２６】このため、電界緩和が不十分で、Ｃ部又は
Ｄ部でブレークダウンすることがなくなり、安定した特
性を得ることができる。また、従来に比べて平行部でブ
レークダウンが起きるため、点領域でブレークダウンし
ていたものよりブレークダウン面積が大きくなるため、
ＥＳＤ耐量の高い高電圧ＭＯＳトランジスタを得ること
ができる。
【００２７】図８は本発明の第３の実施例を示すＭＯＳ
トランジスタの平面図、図９は図８のＨ−Ｈ′線断面図
である。ここではＮＭＯＳを例に挙げて説明する。この
実施例では、メタルドレイン電極５は、従来と同様に配
置されるが、Ｎ+ドレイン領域２側のＰ+ チャネルスト
ッパ領域４１の少なくとも一辺側の部分をＮ- オフセッ
ト領域８側に近づけるように配置する。近づけたＰ+ チ
ャネルストッパ領域の部分４２は、Ｎ- オフセット領域
８側と対向するように平行に形成し、かつ、Ｎ- オフセ
ット領域８の対向する領域の内側部分に位置し、また、
Ｎ-オフセット領域８から近づけたＰ+ チャネルストッ
パ領域４１の部分４２をｌ2、その他をｌ1 とすると、
ｌ2 ＜ｌ1 になるようにする。
【００２８】また、メタルドレイン電極５に電位を印加
した場合、Ｎ+ ドレイン領域２からの空乏層が延び、Ｎ
- オフセット領域８の角部（Ａ部又はＢ部）でブレーク
ダウンする前に、Ｎ- オフセット領域８に近づけたＰ+
チャネルストッパ領域４１の部分４２で空乏層がぶつか
りブレークダウンすることになり、電界が集中するのを
緩和することができる。
【００２９】このように、ブレークダウンをＮ- オフセ
ット領域８に近づけたＰ+ チャネルストッパ領域の部分
４２の平行部で起きるようにしている。このため、第２
実施例と同様に、Ｐ+ チャネルストッパ領域４１の距離
を近づけた部分ｌ2 を適当に選択することにより、ブレ
ークダウンをＡ部，Ｂ部でなく、Ｎ- オフセット領域８
に近づけたＰ+ チャネルストッパ領域の部分４２の平行
部で起きるため、特性が安定する。
【００３０】図１０は本発明の第３の実施例の変形例を
示すＭＯＳトランジスタの平面図である。この図に示す
ように、ゲート電極７の長手方向と平行な方向に近づけ
たＰ+ チャネルストッパ領域の部分４３，４４を形成す
るようにしてもよい。この場合には、近づける部分が２
箇所に形成できるので、更なるブレークダウンの低下を
図ることができる。
【００３１】また、図示しないが、図８と図１０とを組
み合わせたＰ+ チャネルストッパ領域４１の形状にする
ようにしてもよい。また、第２実施例では、メタルドレ
イン電極を除去した方向には配線ができなかったが、第
３実施例ではメタルドレイン電極を除去した方向には配
線が可能になり、配線方向の制約がない。
【００３２】このため、配線方向に制約のないＥＳＤ耐
量の高い高電圧ＭＯＳトランジスタを得ることができ
る。図１１は本発明の第４の実施例を示すＭＯＳトラン
ジスタの平面図、図１２は図１１のＪ−Ｊ′線断面図で
ある。ここではＮＭＯＳを例に挙げて説明する。この実
施例では、メタルドレイン電極５は、従来と同様にＮ-
オフセット領域８内に配置されるが、メタルドレイン電
極５に使用している層とは異なる、例えば、ゲート電極
７に用いている多結晶シリコン層からなる多結晶シリコ
ン電極５１を、Ｎ- オフセット領域８の外側で、Ｐ+ チ
ャネルストッパ領域９の少なくとも内側のＰ型基板１の
一部を覆うように設置する。つまり、Ｎ- オフセット領
域８の先端部と多結晶シリコン電極５１の先端部との距
離ｌ2 は、Ｎ- オフセット領域８の先端部からＰ+ チャ
ネルストッパ領域９までの距離ｌ1 より小さくなるよう
に配置する。
【００３３】更に、多結晶シリコン電極５１の電位は、
多結晶シリコン電極５１の電位＜メタルドレイン電極５
の電位になるようにする。このように、多結晶シリコン
電極５１にメタルドレイン電極５より低い電位、例えば
メタルソース電極６と同電位の電位を与えた場合、Ｎ+
ドレイン領域２からの空乏層の延びが、多結晶シリコン
電極５１によって抑制されるため、他の部分より低い電
圧でブレークダウンする。そこで、多結晶シリコン電極
５１の電位及び位置を適当に選択することにより、Ｎ-
オフセット領域８の角部（Ａ部又はＢ部）がブレークダ
ウン前に、多結晶シリコン電極５１がＮ- オフセット領
域８と対向している平行部分でブレークダウンする。
【００３４】このように、付加した多結晶シリコン電極
５１が、Ｎ- オフセット領域８と対向している平行部で
ブレークダウンさせるようにしているため、第３実施例
と同様に、Ａ部又はＢ部でブレークダウンすることがな
く、安定した特性が得られる。この第４実施例では、メ
タルドレイン電極５とは別の層である多結晶シリコン電
極５１で形成しているため、第３の実施例と同様に、配
線方向の制約がない。
【００３５】また、第３の実施例のようにＰ+ チャネル
ストッパ領域４１でブレークダウンを決めているのと異
なり、多結晶シリコン電極５１で決めているため、電位
によってブレークダウン電圧を制約でき、ＥＳＤ耐量が
必要な状態の時だけ、ブレークダウンを低くし、それ以
外は高くすることができる。なお、上記した第１〜４実
施例は、ＮＭＯＳに適用した例を説明したが、Ｐ型とＮ
型を反対にすることで、ＰＭＯＳに適用できることは言
うまでもない。
【００３６】また、第１〜４実施例では、高電圧が必要
なドレイン側のみＥＳＤ耐量を向上させたが、ソース側
も耐量が必要ならば、ソース側にもこの発明を適用する
ことができることは言うまでもない。更に、第１〜４実
施例では、Ｎ+ ソース領域３とゲート部４が離間し、ソ
ース側も耐圧がある構成であるが、Ｎ+ ソース領域３と
ゲート部４が接触して、ソース側の耐圧がないものに対
しても、ドレイン側に適用できることは言うまでもな
い。
【００３７】また、第１〜４実施例を組み合わせて使用
できることは言うまでもない。更に、第１〜４実施例で
は、Ｎ+ ドレイン領域２とＮ+ ソース領域３を同じ層で
形成したが、異なる層で形成してもよいことは言うまで
もない。また、本発明は、上記実施例に限定されるもの
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、それらを本発明の範囲から排除するものではない。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、メタルドレイン電
極をＰ+ チャネルストッパ領域まで覆い、ブレークダウ
ンをＮ- オフセット領域と対向するＰ+ チャネルストッ
パ領域の全領域で起きるようにしたので、安定した特性
を得ることができる。なお、ＥＳＤ耐量については、単
位面積当たりの耐量は、材料、構造、ブレークダウン電
圧で決まるため、ブレークダウンする面積を大きくすれ
ば、ＥＳＤ耐量を向上させることができる。
【００３９】（２）請求項２記載の発明によれば、フィ
ールドプレートとなっていたメタルドレイン電極の一部
を除去して、そこでブレークダウンするようにしてお
り、また、除去部分の周囲には、フィールドプレートが
あって電界を緩和しているため、ブレークダウンは、Ｎ
- オフセット領域と平行部分で限らず起こる。このた
め、電界緩和が不十分で、Ｃ部又はＤ部でブレークダウ
ンすることがなくなり、安定した特性を得ることがで
き、また、従来に比べて、ブレークダウンが線領域（平
行部）に起きるため、点領域でブレークダウンしていた
ものよりブレークダウン面積が大きくなるので、ＥＳＤ
耐量を向上させることができる。
【００４０】（３）請求項３記載の発明によれば、ブレ
ークダウンをＮ- オフセット領域に近づけたＰ+ チャネ
ルストッパ領域の平行部で起きるようにしている。つま
り、第２の実施例と同様に、Ｎ- オフセット領域に近づ
ける度合いを適当に選択することにより、ブレークダウ
ンを、Ａ部、Ｂ部の点領域でなく、Ｎ- オフセット領域
に近づけたＰ+ チャネルストッパ領域の平行部、つまり
線領域で起きるようにしたので、特性が安定する。
【００４１】また、請求項２記載の発明によれば、メタ
ルドレイン電極を除去した方向には配線ができなかった
が、この実施例ではそれが可能になり、配線方向の制約
をなくすことができる。このため、配線方向に制約のな
いＥＳＤ耐量の高い高電圧ＭＯＳトランジスタを得るこ
とができる。
【００４２】（４）請求項４記載の発明によれば、付加
した多結晶シリコン電極がＮ- オフセット領域と対向し
ている平行部でブレークダウンさせるようにしているた
め、請求項３記載の発明と同様に、Ａ部又はＢ部の領域
でブレークダウンすることがなく、安定した特性が得ら
れる。また、メタルドレイン電極とは別の層である多結
晶シリコン電極で形成しているため、請求項３記載の発
明と同様に、配線方向の制約がない。また、請求項３記
載の発明のように、Ｐ+ チャネルストッパ層でブレーク
ダウンを決めているのと違い、多結晶シリコン電極で決
めているため、電位によってブレークダウン電圧を制約
でき、ＥＳＤ耐量が必要な状態の時だけ、ブレークダウ
ンを低くし、それ以外は高くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すＭＯＳトランジス
タの平面図である。
【図２】図１のＦ−Ｆ′線断面図である。
【図３】従来のＭＯＳトランジスタの平面図である。
【図４】図３のＥ−Ｅ′線断面図である。
【図５】本発明の第２の実施例を示すＭＯＳトランジス
タの平面図である。
【図６】図５のＧ−Ｇ′線断面図である。
【図７】本発明の第２の実施例の変形例を示すＭＯＳト
ランジスタの平面図である。
【図８】本発明の第３の実施例を示すＭＯＳトランジス
タの平面図である。
【図９】図８のＨ−Ｈ′線断面図である。
【図１０】本発明の第３の実施例の変形例を示すＭＯＳ
トランジスタの平面図である。
【図１１】本発明の第４の実施例を示すＭＯＳトランジ
スタの平面図である。
【図１２】図１１のＪ−Ｊ′線断面図である。
【符号の説明】
１ Ｐ型基板 ２ Ｎ+ ドレイン領域 ３ Ｎ+ ソース領域 ４ ゲート部 ６ メタルソース電極 ７ ゲート電極 ８ Ｎ- オフセット領域 ９，４１ Ｐ+ チャネルストッパ領域 １０ フィールド酸化膜 １１ ＰＳＧ膜 ５，２１，３１ メタルドレイン電極 ３２，３３，３４ メタルドレイン電極の除去部分 ４２，４３，４４ 近づけたＰ+ チャネルストッパ領
域の部分 ５１ 多結晶シリコン電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型の半導体基板内に形成さ
    れ、離間した第１の導電型とは逆の第２の導電型のソー
    ス領域とドレイン領域を有し、該ソース領域とドレイン
    領域の間に少なくともドレイン領域と離間したゲート領
    域を有し、前記ソース領域、ドレイン領域及びゲート領
    域は各々電極を有し、少なくとも前記ドレイン領域の周
    囲及び該ドレイン領域とゲート領域の間を含む領域を囲
    むように第２の導電型のオフセット領域を有し、該オフ
    セット領域の外側に、該オフセット領域とは離間し、該
    オフセット領域を囲むように第１の導電型のチャネルス
    トッパ領域を有するＭＯＳトランジスタにおいて、 高電圧が印加される電極は前記ゲート電極及びチャネル
    ストッパ領域に少なくとも一部が重なるように配置する
    ことを特徴とするＭＯＳトランジスタ。
  2. 【請求項２】 第１の導電型の半導体基板内に形成さ
    れ、離間した第１の導電型とは逆の第２の導電型のソー
    ス領域とドレイン領域を有し、該ソース領域とドレイン
    領域の間に少なくともドレイン領域と離間したゲート領
    域を有し、前記ソース領域、ドレイン領域及びゲート領
    域は各々電極を有し、少なくとも前記ドレイン領域の周
    囲及び該ドレイン領域とゲート領域の間を含む領域を囲
    むように第２の導電型のオフセット領域を有し、該オフ
    セット領域の外側に、該オフセット領域とは離間し、該
    オフセット領域を囲むように第１の導電型のチャネルス
    トッパ領域を有するＭＯＳトランジスタにおいて、 高電圧が印加される電極は前記ゲート電極及びチャネル
    ストッパ領域に少なくとも一部が重なるように配置し、
    該高電圧が印加される電極の一部を、前記オフセット領
    域と対向するように平行に除去し、かつその除去する領
    域は、前記オフセット領域と対向している領域の内側
    で、前記半導体基板を含む領域に配置することを特徴と
    するＭＯＳトランジスタ。
  3. 【請求項３】 第１の導電型の半導体基板内に形成さ
    れ、離間した第１の導電型とは逆の第２の導電型のソー
    ス領域とドレイン領域を有し、該ソース領域とドレイン
    領域の間に少なくともドレイン領域と離間したゲート領
    域を有し、前記ソース領域、ドレイン領域及びゲート領
    域は各々電極を有し、少なくとも前記ドレイン領域の周
    囲及び該ドレイン領域とゲート領域の間を含む領域を囲
    むように第２の導電型のオフセット領域を有し、該オフ
    セット領域の外側に、該オフセット領域とは離間し、該
    オフセット領域を囲むように第１の導電型のチャネルス
    トッパ領域を有するＭＯＳトランジスタにおいて、 前記チャネルストッパ領域の一部をオフセット領域と対
    向するように平行に近づけた部分を形成するとともに、
    該近づけた部分は、前記オフセット領域と対向している
    領域の内側に配置することを特徴とするＭＯＳトランジ
    スタ。
  4. 【請求項４】 第１の導電型の半導体基板内に形成さ
    れ、離間した第１の導電型とは逆の第２の導電型のソー
    ス領域とドレイン領域を有し、該ソース領域とドレイン
    領域の間に少なくともドレイン領域と離間したゲート領
    域を有し、前記ソース領域、ドレイン領域及びゲート領
    域は各々電極を有し、少なくとも前記ドレイン領域の周
    囲及び該ドレイン領域とゲート領域の間を含む領域を囲
    むように第２の導電型のオフセット領域を有し、該オフ
    セット領域の外側に、該オフセット領域とは離間し、該
    オフセット領域を囲むように第１の導電型のチャネルス
    トッパ領域を有するＭＯＳトランジスタにおいて、 前記オフセット領域の外側で、前記チャネルストッパ領
    域の内側に高電圧を印加する電極とは、層の異なる電極
    を配置するとともに、該層の異なる電極は、前記オフセ
    ット領域と対向するように平行に配置し、前記オフセッ
    ト領域と対向している領域の内側に形成され、前記層の
    異なる電極の電位を、高電圧が印加される電極の電位よ
    り低い電圧に設定することを特徴とするＭＯＳトランジ
    スタ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100443748C (zh) * 2001-09-04 2008-12-17 Ntn株式会社 车轮用轴承装置
US9276072B2 (en) 2013-11-13 2016-03-01 Fujitsu Limited Semiconductor device and method for manufacturing semiconductor device

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CN100443748C (zh) * 2001-09-04 2008-12-17 Ntn株式会社 车轮用轴承装置
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