JPH0865129A - 入力回路 - Google Patents
入力回路Info
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- JPH0865129A JPH0865129A JP6196679A JP19667994A JPH0865129A JP H0865129 A JPH0865129 A JP H0865129A JP 6196679 A JP6196679 A JP 6196679A JP 19667994 A JP19667994 A JP 19667994A JP H0865129 A JPH0865129 A JP H0865129A
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Abstract
(57)【要約】
【目的】電源のノイズによる影響を減少できる入力回路
を提供する。 【構成】ＰＭＯＳトランジスタ１及びＮＭＯＳトランジ
スタ２は高電位電源ＶCCと低電位電源ＧＮＤとの間に直
列に接続されている。トランジスタ１，２の各ゲートに
は共通の入力信号ＩＮが入力され、トランジスタ１，２
間の出力端子３から入力信号ＩＮの電圧レベルを反転し
た信号Ｓ１を出力する。トランジスタ１は高電位電源Ｖ
CCへの電流の流入を防止するためのダイオード４を介し
て高電位電源ＶCCに接続されている。コンデンサ５はダ
イオード４と低電位電源ＧＮＤとの間に接続され、トラ
ンジスタ１の高電位電源ＶCC側の電位を安定化させる。
を提供する。 【構成】ＰＭＯＳトランジスタ１及びＮＭＯＳトランジ
スタ２は高電位電源ＶCCと低電位電源ＧＮＤとの間に直
列に接続されている。トランジスタ１，２の各ゲートに
は共通の入力信号ＩＮが入力され、トランジスタ１，２
間の出力端子３から入力信号ＩＮの電圧レベルを反転し
た信号Ｓ１を出力する。トランジスタ１は高電位電源Ｖ
CCへの電流の流入を防止するためのダイオード４を介し
て高電位電源ＶCCに接続されている。コンデンサ５はダ
イオード４と低電位電源ＧＮＤとの間に接続され、トラ
ンジスタ１の高電位電源ＶCC側の電位を安定化させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に設けられる
入力回路に関する。近年の半導体装置の動作の高速化、
低電圧化に伴い、入力信号を入力するための入力回路の
特性向上が要求されている。そのため、電源ノイズによ
る入力回路の誤動作を防止する必要がある。
入力回路に関する。近年の半導体装置の動作の高速化、
低電圧化に伴い、入力信号を入力するための入力回路の
特性向上が要求されている。そのため、電源ノイズによ
る入力回路の誤動作を防止する必要がある。
【０００２】
【従来の技術】図７は従来の半導体装置における入力回
路を示す。入力回路２０は、電源ＶCC及びグランドＧＮ
Ｄ間に直列に接続されたＰＭＯＳトランジスタ２１及び
ＮＭＯＳトランジスタ２２からなるＣＭＯＳインバータ
である。トランジスタ２１，２２間には出力端子２３が
設けられている。トランジスタ２１，２２の各ゲートに
は共通の入力信号ＩＮが入力され、入力回路２０は出力
端子２３から入力信号ＩＮの電位を反転した信号Ｓ１０
を出力する。
路を示す。入力回路２０は、電源ＶCC及びグランドＧＮ
Ｄ間に直列に接続されたＰＭＯＳトランジスタ２１及び
ＮＭＯＳトランジスタ２２からなるＣＭＯＳインバータ
である。トランジスタ２１，２２間には出力端子２３が
設けられている。トランジスタ２１，２２の各ゲートに
は共通の入力信号ＩＮが入力され、入力回路２０は出力
端子２３から入力信号ＩＮの電位を反転した信号Ｓ１０
を出力する。
【０００３】入力回路２０には入力信号ＩＮのレベルを
Ｌと認識し出力端子２３にＨレベルの信号を出力するた
めの第１の規格電圧と、入力信号ＩＮのレベルをＨと認
識し出力端子２３にＬレベルの信号を出力するための第
２の規格電圧とが決まっている。例えば、電源ＶCCを３
ボルトとし、第１の規格電圧を０．８ボルト、第２の規
格電圧を２．４ボルトとする。入力信号ＩＮの電位が
０．８ボルト以下であると、主にＰＭＯＳトランジスタ
２１がオンして出力端子２３からはＨレベルの信号Ｓ１
０が出力される。入力信号ＩＮの電位が２．４ボルト以
上であると、主にＮＭＯＳトランジスタ２２がオンして
出力端子２３からはＬレベルの信号Ｓ１０が出力され
る。入力信号ＩＮの電位が０．８ボルト〜２．４ボルト
であると、ＰＭＯＳトランジスタ２１及びＮＭＯＳトラ
ンジスタ２２が共にオンし、出力端子２３の出力は不安
定となる。
Ｌと認識し出力端子２３にＨレベルの信号を出力するた
めの第１の規格電圧と、入力信号ＩＮのレベルをＨと認
識し出力端子２３にＬレベルの信号を出力するための第
２の規格電圧とが決まっている。例えば、電源ＶCCを３
ボルトとし、第１の規格電圧を０．８ボルト、第２の規
格電圧を２．４ボルトとする。入力信号ＩＮの電位が
０．８ボルト以下であると、主にＰＭＯＳトランジスタ
２１がオンして出力端子２３からはＨレベルの信号Ｓ１
０が出力される。入力信号ＩＮの電位が２．４ボルト以
上であると、主にＮＭＯＳトランジスタ２２がオンして
出力端子２３からはＬレベルの信号Ｓ１０が出力され
る。入力信号ＩＮの電位が０．８ボルト〜２．４ボルト
であると、ＰＭＯＳトランジスタ２１及びＮＭＯＳトラ
ンジスタ２２が共にオンし、出力端子２３の出力は不安
定となる。
【０００４】
【発明が解決しようとする課題】ところが、半導体装置
が活性化されると、電源ＶCCに接続されている他の多く
の回路の動作によって電源ＶCCにノイズが発生し、電源
ＶCCの電位が低下する場合がある。このとき、規格電圧
付近の電位を持つ入力信号ＩＮが入力回路２０に入力さ
れると、入力回路２０が誤動作を起こす場合がある。
が活性化されると、電源ＶCCに接続されている他の多く
の回路の動作によって電源ＶCCにノイズが発生し、電源
ＶCCの電位が低下する場合がある。このとき、規格電圧
付近の電位を持つ入力信号ＩＮが入力回路２０に入力さ
れると、入力回路２０が誤動作を起こす場合がある。
【０００５】特に、入力信号ＩＮの電位が主にＰＭＯＳ
トランジスタ２１をオンさせるための第１の規格電圧付
近であるとき、電源ＶCCの電位が低下すると、その第１
の規格電圧は電源ＶCCの電位に対して上昇することとな
り、ＰＭＯＳトランジスタ２１のオン状態がやや浅くな
る。その結果、出力端子２３から出力される信号Ｓ１０
の電位が期待値からずれ、入力回路２０の次段に接続さ
れる回路を誤動作させる原因となる。
トランジスタ２１をオンさせるための第１の規格電圧付
近であるとき、電源ＶCCの電位が低下すると、その第１
の規格電圧は電源ＶCCの電位に対して上昇することとな
り、ＰＭＯＳトランジスタ２１のオン状態がやや浅くな
る。その結果、出力端子２３から出力される信号Ｓ１０
の電位が期待値からずれ、入力回路２０の次段に接続さ
れる回路を誤動作させる原因となる。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、電源のノイズによる影
響を減少できる入力回路を提供することにある。
れたものであって、その目的は、電源のノイズによる影
響を減少できる入力回路を提供することにある。
【０００７】
【課題を解決するための手段】図１は請求項１の発明の
原理説明図である。ＰＭＯＳトランジスタ１及びＮＭＯ
Ｓトランジスタ２は高電位電源ＶCCと低電位電源ＧＮＤ
との間に直列に接続されている。ＰＭＯＳトランジスタ
１及びＮＭＯＳトランジスタ２の各ゲートには共通の入
力信号ＩＮが入力され、ＰＭＯＳトランジスタ１及びＮ
ＭＯＳトランジスタ２間の出力端子３から入力信号ＩＮ
の電位を反転した信号Ｓ１を出力する。ＰＭＯＳトラン
ジスタ１は高電位電源ＶCCへの電流の流入を防止するた
めのダイオード４を介して高電位電源ＶCCに接続されて
いる。コンデンサ５はダイオード４と低電位電源ＧＮＤ
との間に接続され、ＰＭＯＳトランジスタ１の高電位側
の電位を安定化させる。
原理説明図である。ＰＭＯＳトランジスタ１及びＮＭＯ
Ｓトランジスタ２は高電位電源ＶCCと低電位電源ＧＮＤ
との間に直列に接続されている。ＰＭＯＳトランジスタ
１及びＮＭＯＳトランジスタ２の各ゲートには共通の入
力信号ＩＮが入力され、ＰＭＯＳトランジスタ１及びＮ
ＭＯＳトランジスタ２間の出力端子３から入力信号ＩＮ
の電位を反転した信号Ｓ１を出力する。ＰＭＯＳトラン
ジスタ１は高電位電源ＶCCへの電流の流入を防止するた
めのダイオード４を介して高電位電源ＶCCに接続されて
いる。コンデンサ５はダイオード４と低電位電源ＧＮＤ
との間に接続され、ＰＭＯＳトランジスタ１の高電位側
の電位を安定化させる。
【０００８】図２は請求項２の発明の原理説明図であ
る。請求項１の発明の構成に加えて、高電位電源ＶCCと
ＰＭＯＳトランジスタ１との間にダイオード４と並列に
第２のＰＭＯＳトランジスタ６が接続されている。第２
のＰＭＯＳトランジスタ６のゲートには入力信号ＩＮが
入力されている。
る。請求項１の発明の構成に加えて、高電位電源ＶCCと
ＰＭＯＳトランジスタ１との間にダイオード４と並列に
第２のＰＭＯＳトランジスタ６が接続されている。第２
のＰＭＯＳトランジスタ６のゲートには入力信号ＩＮが
入力されている。
【０００９】請求項３の発明は、第２のＰＭＯＳトラン
ジスタを駆動能力の小さいものとしている。
ジスタを駆動能力の小さいものとしている。
【００１０】
【作用】請求項１の発明によれば、コンデンサ５はダイ
オード４によって高電位電源ＶCCの電位よりもダイオー
ド４をオンさせる電圧だけ低い電位まで充電されてい
る。高電位電源ＶCCにノイズが発生して電源ＶCCの電位
が低下すると、ダイオード４によってＰＭＯＳトランジ
スタ１の高電位側の電位も低下しようとするが、ＰＭＯ
Ｓトランジスタ１の高電位側の電位の変動はコンデンサ
５の充電電圧によって小さくなる。そのため、出力端子
３の信号Ｓ１の電位はほぼ期待値となる。
オード４によって高電位電源ＶCCの電位よりもダイオー
ド４をオンさせる電圧だけ低い電位まで充電されてい
る。高電位電源ＶCCにノイズが発生して電源ＶCCの電位
が低下すると、ダイオード４によってＰＭＯＳトランジ
スタ１の高電位側の電位も低下しようとするが、ＰＭＯ
Ｓトランジスタ１の高電位側の電位の変動はコンデンサ
５の充電電圧によって小さくなる。そのため、出力端子
３の信号Ｓ１の電位はほぼ期待値となる。
【００１１】請求項２の発明によれば、入力信号ＩＮが
Ｌレベルのとき、第２のＰＭＯＳトランジスタ６によっ
てコンデンサ５は高電位電源ＶCCの電位まで充電され、
出力端子３の信号Ｓ１の電位は高電位電源ＶCCの電位と
なる。
Ｌレベルのとき、第２のＰＭＯＳトランジスタ６によっ
てコンデンサ５は高電位電源ＶCCの電位まで充電され、
出力端子３の信号Ｓ１の電位は高電位電源ＶCCの電位と
なる。
【００１２】請求項３の発明によれば、第２のＰＭＯＳ
トランジスタの駆動能力が小さいため、高電位電源ＶCC
の電位が低下しても、出力端子の信号への影響は小さ
く、出力端子の信号の電位はほぼ高電位電源の電位とな
る。
トランジスタの駆動能力が小さいため、高電位電源ＶCC
の電位が低下しても、出力端子の信号への影響は小さ
く、出力端子の信号の電位はほぼ高電位電源の電位とな
る。
【００１３】
［第１実施例］以下、本発明を具体化した第１実施例を
図３，図４に従って説明する。なお、図１と同様の構成
については同一の符号を付して説明する。
図３，図４に従って説明する。なお、図１と同様の構成
については同一の符号を付して説明する。
【００１４】図３は半導体装置上に設けられた本実施例
の入力回路１０を示し、入力回路１０には高電位電源と
しての電源ＶCCと低電位電源としてのグランドＧＮＤと
が供給されている。入力回路１０はＰＭＯＳトランジス
タ１、ＮＭＯＳトランジスタ２、ＮＭＯＳトランジスタ
よりなるダイオード１１及びＮＭＯＳトランジスタより
なるコンデンサ１２を備える。
の入力回路１０を示し、入力回路１０には高電位電源と
しての電源ＶCCと低電位電源としてのグランドＧＮＤと
が供給されている。入力回路１０はＰＭＯＳトランジス
タ１、ＮＭＯＳトランジスタ２、ＮＭＯＳトランジスタ
よりなるダイオード１１及びＮＭＯＳトランジスタより
なるコンデンサ１２を備える。
【００１５】ダイオード１１、ＰＭＯＳトランジスタ１
及びＮＭＯＳトランジスタ２は電源ＶCC及びグランドＧ
ＮＤ間に直列に接続されている。ＰＭＯＳトランジスタ
１及びＮＭＯＳトランジスタ２はＣＭＯＳインバータを
構成し、両トランジスタ１，２間のノードには出力端子
３が接続されている。ＰＭＯＳトランジスタ１及びＮＭ
ＯＳトランジスタ２の各ゲートには共通の入力信号ＩＮ
が入力されている。ＰＭＯＳトランジスタ１及びＮＭＯ
Ｓトランジスタ２は入力信号ＩＮのレベルに基づいてオ
ンオフし、出力端子３から入力信号ＩＮの電位を反転し
た信号Ｓ１を出力する。
及びＮＭＯＳトランジスタ２は電源ＶCC及びグランドＧ
ＮＤ間に直列に接続されている。ＰＭＯＳトランジスタ
１及びＮＭＯＳトランジスタ２はＣＭＯＳインバータを
構成し、両トランジスタ１，２間のノードには出力端子
３が接続されている。ＰＭＯＳトランジスタ１及びＮＭ
ＯＳトランジスタ２の各ゲートには共通の入力信号ＩＮ
が入力されている。ＰＭＯＳトランジスタ１及びＮＭＯ
Ｓトランジスタ２は入力信号ＩＮのレベルに基づいてオ
ンオフし、出力端子３から入力信号ＩＮの電位を反転し
た信号Ｓ１を出力する。
【００１６】ダイオード１１はＮＭＯＳトランジスタの
ドレイン及びゲートを電源ＶCCに接続することにより構
成され、ＮＭＯＳトランジスタのソースはＰＭＯＳトラ
ンジスタ１のソースに接続されている。ダイオード１１
は、電源ＶCCから同ダイオード１１とＰＭＯＳトランジ
スタ１との間のノードＮ１へ流れる電流を許容し、ノー
ドＮ１から電源ＶCCへの電流の流入を防止する。
ドレイン及びゲートを電源ＶCCに接続することにより構
成され、ＮＭＯＳトランジスタのソースはＰＭＯＳトラ
ンジスタ１のソースに接続されている。ダイオード１１
は、電源ＶCCから同ダイオード１１とＰＭＯＳトランジ
スタ１との間のノードＮ１へ流れる電流を許容し、ノー
ドＮ１から電源ＶCCへの電流の流入を防止する。
【００１７】コンデンサ１２はＮＭＯＳトランジスタの
ゲートを一方の電極としてノードＮ１に接続し、ＮＭＯ
Ｓトランジスタのソース及びドレインを他方の電極とし
てグランドＧＮＤに接続することにより構成されてい
る。コンデンサ１２は電源ＶCCからダイオード１１を流
れる電流によって電源ＶCCの電位よりもＮＭＯＳトラン
ジスタのしきい値電圧ＶthN だけ低い電圧まで充電され
る。電源ＶCCの電位が設定レベルから低下した場合に、
コンデンサ１２はその充電電圧によってノードＮ１、す
なわち、ＰＭＯＳトランジスタ１の高電位側（ソース
側）の電位を安定化させる。
ゲートを一方の電極としてノードＮ１に接続し、ＮＭＯ
Ｓトランジスタのソース及びドレインを他方の電極とし
てグランドＧＮＤに接続することにより構成されてい
る。コンデンサ１２は電源ＶCCからダイオード１１を流
れる電流によって電源ＶCCの電位よりもＮＭＯＳトラン
ジスタのしきい値電圧ＶthN だけ低い電圧まで充電され
る。電源ＶCCの電位が設定レベルから低下した場合に、
コンデンサ１２はその充電電圧によってノードＮ１、す
なわち、ＰＭＯＳトランジスタ１の高電位側（ソース
側）の電位を安定化させる。
【００１８】次に上記のように構成された入力回路１０
の作用を図４に従って説明する。電源ＶCCが半導体装置
の入力回路１０及び他の回路に供給されるとともに、電
源ＶCCの電位が設定レベルで安定している状態では、コ
ンデンサ１２はダイオード１１によって充電され、ノー
ドＮ１の電位は電源ＶCCの電位よりもしきい値電圧Ｖth
N だけ低い値となる。
の作用を図４に従って説明する。電源ＶCCが半導体装置
の入力回路１０及び他の回路に供給されるとともに、電
源ＶCCの電位が設定レベルで安定している状態では、コ
ンデンサ１２はダイオード１１によって充電され、ノー
ドＮ１の電位は電源ＶCCの電位よりもしきい値電圧Ｖth
N だけ低い値となる。
【００１９】入力回路１０以外の多くの回路の動作によ
って電源ＶCCにノイズが発生すると、電源ＶCCの電位が
一時的に低下する。このとき、入力信号ＩＮの電位がグ
ランドＧＮＤ側の電圧レベルであり、かつ、ＰＭＯＳト
ランジスタ１をオンさせるとともに、ＮＭＯＳトランジ
スタ２を浅くオンさせる値であるとする。
って電源ＶCCにノイズが発生すると、電源ＶCCの電位が
一時的に低下する。このとき、入力信号ＩＮの電位がグ
ランドＧＮＤ側の電圧レベルであり、かつ、ＰＭＯＳト
ランジスタ１をオンさせるとともに、ＮＭＯＳトランジ
スタ２を浅くオンさせる値であるとする。
【００２０】すると、ノードＮ１の電位はダイオード１
１のゲート・ドレイン間のカップリング容量による充電
電圧と、トランジスタ１，２を流れる電流とに基づいて
破線で示すように低下しようとする。ところが、コンデ
ンサ１２の充電電圧によってノードＮ１の電位は一点鎖
線で示すようにほとんど低下せず、ほぼ（ＶCC−ＶthN
）に安定に保持される。その結果、出力端子３からは
ノードＮ１の電位と等しい値の信号Ｓ１が出力される。
１のゲート・ドレイン間のカップリング容量による充電
電圧と、トランジスタ１，２を流れる電流とに基づいて
破線で示すように低下しようとする。ところが、コンデ
ンサ１２の充電電圧によってノードＮ１の電位は一点鎖
線で示すようにほとんど低下せず、ほぼ（ＶCC−ＶthN
）に安定に保持される。その結果、出力端子３からは
ノードＮ１の電位と等しい値の信号Ｓ１が出力される。
【００２１】このように、本実施例では、電源ＶCCのノ
イズによるノードＮ１の電位への影響を減少してノード
Ｎ１の電位の変動を小さく抑えることができ、安定した
電圧レベルの信号Ｓ１を出力できる。
イズによるノードＮ１の電位への影響を減少してノード
Ｎ１の電位の変動を小さく抑えることができ、安定した
電圧レベルの信号Ｓ１を出力できる。
【００２２】また、本実施例においては、コンデンサ１
２の容量を大きくすることによって、ノードＮ１の電位
をほとんど変動させることなく、ノードＮ１の電位をよ
り安定に保持できる。
２の容量を大きくすることによって、ノードＮ１の電位
をほとんど変動させることなく、ノードＮ１の電位をよ
り安定に保持できる。
【００２３】［第２実施例］次に、第２実施例の入力回
路を図５，図６に従って説明する。なお、図３と同様の
構成については同一の符号を付してその説明を一部省略
する。
路を図５，図６に従って説明する。なお、図３と同様の
構成については同一の符号を付してその説明を一部省略
する。
【００２４】図５は本実施例における入力回路１５を示
し、この入力回路１５は前記入力回路１０の構成に加え
て、電源ＶCCとＰＭＯＳトランジスタ１との間にダイオ
ード１１と並列に接続された第２のＰＭＯＳトランジス
タ６を備える。ＰＭＯＳトランジスタ６のゲートには入
力信号ＩＮが入力されている。ＰＭＯＳトランジスタ６
の駆動能力は小さく、オンしたときに流せる電流量は少
ない。ＰＭＯＳトランジスタ６は入力信号ＩＮがＬレベ
ルのときオンし、コンデンサ１２を電源ＶCCの電位まで
充電させるものである。
し、この入力回路１５は前記入力回路１０の構成に加え
て、電源ＶCCとＰＭＯＳトランジスタ１との間にダイオ
ード１１と並列に接続された第２のＰＭＯＳトランジス
タ６を備える。ＰＭＯＳトランジスタ６のゲートには入
力信号ＩＮが入力されている。ＰＭＯＳトランジスタ６
の駆動能力は小さく、オンしたときに流せる電流量は少
ない。ＰＭＯＳトランジスタ６は入力信号ＩＮがＬレベ
ルのときオンし、コンデンサ１２を電源ＶCCの電位まで
充電させるものである。
【００２５】次に上記のように構成された入力回路１５
の作用を図６に従って説明する。入力信号ＩＮがＨレベ
ルであると、コンデンサ１２は前サイクルで入力信号Ｉ
ＮがＬレベルのときＰＭＯＳトランジスタ６によって電
源ＶCCの電位まで充電されており、ノードＮ１の電位は
電源ＶCCの電位となっている。
の作用を図６に従って説明する。入力信号ＩＮがＨレベ
ルであると、コンデンサ１２は前サイクルで入力信号Ｉ
ＮがＬレベルのときＰＭＯＳトランジスタ６によって電
源ＶCCの電位まで充電されており、ノードＮ１の電位は
電源ＶCCの電位となっている。
【００２６】入力信号ＩＮがＨレベルからＬレベルに変
化すると、ＮＭＯＳトランジスタ２はオフし、ＰＭＯＳ
トランジスタ１，６はオンする。出力端子３にはダイオ
ード１１及びＰＭＯＳトランジスタ６を介して電荷が供
給され、信号Ｓ１の電位が上昇する。ＰＭＯＳトランジ
スタ６の駆動能力が小さいため、出力端子３への電流は
主にダイオード１１を介して供給される。このとき、ノ
ードＮ１の電位は低下する。
化すると、ＮＭＯＳトランジスタ２はオフし、ＰＭＯＳ
トランジスタ１，６はオンする。出力端子３にはダイオ
ード１１及びＰＭＯＳトランジスタ６を介して電荷が供
給され、信号Ｓ１の電位が上昇する。ＰＭＯＳトランジ
スタ６の駆動能力が小さいため、出力端子３への電流は
主にダイオード１１を介して供給される。このとき、ノ
ードＮ１の電位は低下する。
【００２７】ノードＮ１の電位及び信号Ｓ１の電位が
（ＶCC−ＶthN ）に達すると、ダイオード１１には電流
が流れなくなる。この後、ノードＮ１の電位及び信号Ｓ
１の電位はＰＭＯＳトランジスタ６を流れる電流によっ
て電源ＶCCの電位まで徐々に引き上げられる。
（ＶCC−ＶthN ）に達すると、ダイオード１１には電流
が流れなくなる。この後、ノードＮ１の電位及び信号Ｓ
１の電位はＰＭＯＳトランジスタ６を流れる電流によっ
て電源ＶCCの電位まで徐々に引き上げられる。
【００２８】その後、電源ＶCCにノイズが発生して電源
ＶCCの電位が一時的に低下しても、ダイオード１１の逆
流を防止する作用と、駆動能力の小さいＰＭＯＳトラン
ジスタ６によって、ノードＮ１の電位は電源ＶCCの設定
レベルからほとんど変動しない。ノードＮ１の電位及び
信号Ｓ１の電位は、ダイオード１１のゲート・ドレイン
間のカップリング容量による充電電圧と、ＰＭＯＳトラ
ンジスタ６を介して流れる電流とに基づいて若干低下す
るのみである。
ＶCCの電位が一時的に低下しても、ダイオード１１の逆
流を防止する作用と、駆動能力の小さいＰＭＯＳトラン
ジスタ６によって、ノードＮ１の電位は電源ＶCCの設定
レベルからほとんど変動しない。ノードＮ１の電位及び
信号Ｓ１の電位は、ダイオード１１のゲート・ドレイン
間のカップリング容量による充電電圧と、ＰＭＯＳトラ
ンジスタ６を介して流れる電流とに基づいて若干低下す
るのみである。
【００２９】このように、本実施例においては、ＰＭＯ
Ｓトランジスタ６によって出力端子３から電源ＶCCの設
定レベルと等しい電位の信号Ｓ１を出力できる。そのた
め、この入力回路１５の次段に接続される回路の誤動作
を防止することができる。例えば入力回路１５に接続さ
れるインバータ１６に貫通電流が流れるのを防止でき
る。
Ｓトランジスタ６によって出力端子３から電源ＶCCの設
定レベルと等しい電位の信号Ｓ１を出力できる。そのた
め、この入力回路１５の次段に接続される回路の誤動作
を防止することができる。例えば入力回路１５に接続さ
れるインバータ１６に貫通電流が流れるのを防止でき
る。
【００３０】また、本実施例においては、ＰＭＯＳトラ
ンジスタ６を駆動能力の小さいものとしているため、電
源ＶCCの電位がノイズによって低下しても、出力端子３
の信号Ｓ１への影響を小さくできる。
ンジスタ６を駆動能力の小さいものとしているため、電
源ＶCCの電位がノイズによって低下しても、出力端子３
の信号Ｓ１への影響を小さくできる。
【００３１】さらに、本実施例においても、コンデンサ
１２の容量を大きくすることによって、ノードＮ１の電
位を電源ＶCCの設定レベルに、より安定に保持できる。
なお、上記各実施例におけるコンデンサ１２をＮＭＯＳ
トランジスタに代えて、ＰＭＯＳトランジスタにより構
成してもよい。ＰＭＯＳトランジスタを使用する場合に
も、そのゲートを一方の電極とし、ソース及びドレイン
を他方の電極とすればよい。
１２の容量を大きくすることによって、ノードＮ１の電
位を電源ＶCCの設定レベルに、より安定に保持できる。
なお、上記各実施例におけるコンデンサ１２をＮＭＯＳ
トランジスタに代えて、ＰＭＯＳトランジスタにより構
成してもよい。ＰＭＯＳトランジスタを使用する場合に
も、そのゲートを一方の電極とし、ソース及びドレイン
を他方の電極とすればよい。
【００３２】上記の実施例から把握できる請求項以外の
技術的思想について、以下にその効果とともに記載す
る。 （イ）前記コンデンサは、ゲート、ソース及びドレイン
を備えるＭＯＳトランジスタであり、そのゲートを一方
の電極とし、ソース及びドレインを他方の電極とする請
求項１に記載の入力回路。
技術的思想について、以下にその効果とともに記載す
る。 （イ）前記コンデンサは、ゲート、ソース及びドレイン
を備えるＭＯＳトランジスタであり、そのゲートを一方
の電極とし、ソース及びドレインを他方の電極とする請
求項１に記載の入力回路。
【００３３】この構成によれば、半導体基板上に形成さ
れたＭＯＳトランジスタを用いて、コンデンサを容易に
構成できる。 ダイオード・・・この明細書においてダイオードとは２
つの電極を持ち、オームの法則に従わない電流−電圧特
性を示す素子を意味し、ＰＮ接合のダイオードのみなら
ず、ＮＰＮトランジスタのコレクタ及びベースを接続し
た素子や、ＮＭＯＳトランジスタのドレイン及びゲート
を高電位側に接続した素子や、ＰＭＯＳトランジスタの
ドレイン及びゲートを低電位側に接続した素子を含むも
のとする。
れたＭＯＳトランジスタを用いて、コンデンサを容易に
構成できる。 ダイオード・・・この明細書においてダイオードとは２
つの電極を持ち、オームの法則に従わない電流−電圧特
性を示す素子を意味し、ＰＮ接合のダイオードのみなら
ず、ＮＰＮトランジスタのコレクタ及びベースを接続し
た素子や、ＮＭＯＳトランジスタのドレイン及びゲート
を高電位側に接続した素子や、ＰＭＯＳトランジスタの
ドレイン及びゲートを低電位側に接続した素子を含むも
のとする。
【００３４】
【発明の効果】以上詳述したように、請求項１の発明に
よれば、電源のノイズによる影響を減少できる。
よれば、電源のノイズによる影響を減少できる。
【００３５】請求項２の発明によれば、請求項１の効果
に加えて、高電位電源の電位を持つ信号を出力できる。
請求項３の発明によれば、高電位電源の電位が低下して
も、出力端子の信号への影響を小さくできる。
に加えて、高電位電源の電位を持つ信号を出力できる。
請求項３の発明によれば、高電位電源の電位が低下して
も、出力端子の信号への影響を小さくできる。
【図１】 第１発明の原理説明図である。
【図２】 第２発明の原理説明図である。
【図３】 第１実施例の入力回路を示す回路図である。
【図４】 図３の入力回路の作用を示す波形図である。
【図５】 第２実施例の入力回路を示す回路図である。
【図６】 図５の入力回路の作用を示す波形図である。
【図７】 従来の入力回路を示す回路図である。
１ ＰＭＯＳトランジスタ ２ ＮＭＯＳトランジスタ ３ 出力端子 ４ ダイオード ５ コンデンサ ６ 第２のＰＭＯＳトランジスタ ＩＮ 入力信号 ＧＮＤ 低電位電源としてのグランド Ｓ１ 反転信号 ＶCC 高電位電源としての電源
Claims (3)
- 【請求項１】 高電位電源と低電位電源との間にＰＭＯ
Ｓトランジスタ及びＮＭＯＳトランジスタを直列に接続
し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
各ゲートには共通の入力信号を入力し、ＰＭＯＳトラン
ジスタ及びＮＭＯＳトランジスタ間の出力端子から前記
入力信号の電位を反転した信号を出力する入力回路にお
いて、 前記高電位電源と前記ＰＭＯＳトランジスタとの間に接
続され、かつ、前記高電位電源への電流の流入を防止す
るためのダイオードと、 前記ダイオードと前記低電位電源との間に接続され、か
つ、前記ＰＭＯＳトランジスタの高電位側の電位を安定
化させるためのコンデンサとを備える入力回路。 - 【請求項２】 前記高電位電源と前記ＰＭＯＳトランジ
スタとの間に前記ダイオードと並列に第２のＰＭＯＳト
ランジスタを接続し、第２のＰＭＯＳトランジスタのゲ
ートには前記入力信号を入力した請求項１に記載の入力
回路。 - 【請求項３】 前記第２のＰＭＯＳトランジスタは駆動
能力の小さいものである請求項２に記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196679A JPH0865129A (ja) | 1994-08-22 | 1994-08-22 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6196679A JPH0865129A (ja) | 1994-08-22 | 1994-08-22 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865129A true JPH0865129A (ja) | 1996-03-08 |
Family
ID=16361798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6196679A Withdrawn JPH0865129A (ja) | 1994-08-22 | 1994-08-22 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024135287A (ja) * | 2023-03-22 | 2024-10-04 | 株式会社東芝 | 半導体装置およびその制御回路 |
-
1994
- 1994-08-22 JP JP6196679A patent/JPH0865129A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2024135287A (ja) * | 2023-03-22 | 2024-10-04 | 株式会社東芝 | 半導体装置およびその制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |