JPH0865344A - 差動信号のためのバックプレーンバス - Google Patents

差動信号のためのバックプレーンバス

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JPH0865344A
JPH0865344A JP7191378A JP19137895A JPH0865344A JP H0865344 A JPH0865344 A JP H0865344A JP 7191378 A JP7191378 A JP 7191378A JP 19137895 A JP19137895 A JP 19137895A JP H0865344 A JPH0865344 A JP H0865344A
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leads
bus
signal
signal leads
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JP7191378A
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David A Morano
エー．モラノ ディヴィッド
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AT&T Corp
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Abstract

(57)【要約】 （修正有） 【目的】 信号経路間の電圧差を利用して各デジタルビ
ットを伝送するバックプレーンバスを提供する。 【構成】 各バスマスターにおけるバスドライバ１１
０，１２０は、他のバイナリタイプの入力デジタル信号
に応答して、２つのバスリード１０１，１０２の一方に
カレントソースを、他方にカレントシンクを接続しバス
上の電圧差を変更する。バイナリタイプの入力デジタル
信号に応答してバスからカレントソースおよびカレント
シンクを絶縁し、その後それらを接続する。バスドライ
バにおける選択的切り替えはＭＯＳＦＥＴスイッチで実
行される。バッファドライバ回路はＭＯＳＦＥＴとハイ
ピーク電流で各ＭＯＳＦＥＴスイッチを駆動するための
ＮＰＮトランジスタとの組合せを用い、急速な切り替え
を行う。バスドライバのカレントソースおよびシンクも
バスが低電圧レベルで作動できるように、ＭＯＳＦＥＴ
とＮＰＮトランジスタとの組合せを用いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、バックプレーンバスに
関し、特に、２つの信号経路間の電圧差を利用して各デ
ジタルビットを伝送するバックプレーンバスに関する。
【０００２】
【従来の技術】従来の一般的なＥＣＬ（エミッタ結合ロ
ジック）用の差動バスは、マスターがバスを使用しない
場合にバスから絶縁されるべき差動リードから構成され
る。ＥＣＬバスは、高いインピーダンス絶縁状態のドラ
イバの第３の出力状態を使用することによりこの絶縁を
達成する。ＥＣＬタイプの信号レベルを使用する場合、
両方の信号経路は、通常トップレイルの電圧から２ボル
ト下の適切なＥＣＬ終結電圧となるように等しくバイア
スをかけられる。この終結バイアスの構成により、高い
インピーダンス絶縁状態へ入ったり出たりするときアン
パランスな信号波が伝播する。絶縁状態から出たあとに
駆動される最初のビットはアンバランスな波として伝播
するので、その電気的特性は、差動的に駆動された信号
よりもかなり弱いものである。これがバスの速度を制限
する制約を引き起こす。ＥＣＬの別の問題点は、アービ
トレーションおよび制御機能に用いることのできるバス
上のブール関数を供給しないということである。ＥＣＬ
において、あるバスマスターがロジック０を表明する一
方で他のバスマスターがロジック１を表明する場合、バ
ス上の信号は画定されず、出力は単に雑音となる。ＴＤ
Ｌのような単一の終結バスがブール関数を供給するが、
上で指摘したようにそのようなバスは高電力または雑音
安定度の欠如を欠点として有する。
【０００３】ＴＴＬ、ＰＥＣＬ、ＥＣＬ、ＢＴＬおよび
ＧＴＬなどの通常使用されるインターフェイステクノロ
ジーにともなう更に別の問題点は、それらが、ロジック
状態を示すためにある所定の電圧となるまでバスを駆動
する電圧モードバスドライバを用いることである。通信
アプリケーションのためのバスにおける速度要求が増加
するほど、１ビットのためのタイムスロット周期は、単
一のエッジがバックプレーン長の一部分を通過するため
に取る時間の量に近づく。その結果、第１のマスターか
らの最後のデジタルビットは、第２のマスターについて
の伝送を開始するための時間である時にバス上の第２の
マスターを通過することができる。第２のマスターが伝
送しようとするバス上のデジタル値を第２のマスターが
調べる場合、その第２のマスターからの電圧モードバス
ドライバは、第１のマスターからの最後のビットが終結
されるまでバスに寄与しない。これにより、第２のマス
ターにおけるバスドライバがフルタイムのスロット周期
以下で第１のデジタルビットを生成し、この短いデジタ
ルビットは、通常は適切に受信されない。
【０００４】
【発明が解決しようとする課題】したがって、本発明
は、上記従来の問題点を解決した２つの信号経路間の電
圧差を利用して各デジタルビットを伝送するバックプレ
ーンバスを提供することを目的とする。
【０００５】
【課題を解決するための手段】従来のバックプレーンバ
スに関する上述した問題点は、バス上を伝送されるべき
デジタルビットごとの２つの信号リードにより２つの伝
送経路が得られる差動信号用のバックプレーンバスを提
供する本発明により解決される。デジタルビットそれぞ
れについて２つの信号リードにより得られる２つの伝送
経路は、信号リードの各端においてネットワークにより
それらの特性インピーダンスで終結され、それらネット
ワークは、２つのリードそれぞれの差動ＤＣ電圧で２つ
の信号リードにバイアスをかける。２つのリード間のこ
のＤＣ電圧差は、通常２つのバイナリデジタル状態のう
ちのひとつを示す。デジタル情報は、２つのバイナリデ
ジタル状態のもう一方に応答してリードのうちのひとつ
へ且つリードのもう一方の外へ電流を結合する電流モー
ドバスドライバを介して対応する２つの信号リードへの
各デジタルビットのためのバスに結合され、これにより
２つのリード間の電圧の差を変更する。ビットごとのデ
ジタル情報は、２つの信号リード間で接続された電圧差
動レシーバによりバスの外で結合される。
【０００６】本発明のひとつの特徴は、信号リードの各
端における終結ネットワークは、単一の電圧源電源から
適切な終結インピーダンスと２つの差動ＤＣ電圧を提供
する。ネットワークの１態様においては、第１、第２お
よび第３の抵抗器が単一の電圧源にわたって直列で接続
されており、第４の抵抗器が信号リードのひとつと第１
抵抗器と第２抵抗器との分岐点との間で接続され、第５
の抵抗器がもう一方の信号リードと第２の抵抗器と第３
の抵抗器との分岐点との間で接続されている。終結ネッ
トワークの別の態様においては、４つの抵抗器がブリッ
ジ配列に、ブリッジの対向するノードのうち２つに接続
された単一の電圧源とともに接続され、伝送経路は、ブ
リッジの他の２つの対向するノードにわたって５つ目の
抵抗器と平行に接続される。
【０００７】
【実施例】本発明に従って構成されたバックプレーンバ
スの基本要素は、図１の概略ブロック図に示されてい
る。図１では、信号リード１０１および１０２は、終結
ネットワーク１０３と１０４との間で接続されている。
図１における信号リード１０１および１０２は、終結ネ
ットワーク１０３および１０４によりそれらの適切な指
標のインピーダンスに終結されるだけでなく、各信号リ
ード上の異なる直流バイアス電位でそれらのネットワー
クにより表示される。図示された実施例によれば、
「＋」リードが、アイドル状態の「−」リード、つまり
バスが後述される装置により駆動されていないときの
「−」リードよりもさらに負極寄りとなるように、バイ
アス電圧が選択される。信号リードが駆動されていない
場合、リード１０１がリード１０２よりも正極寄りであ
る状態のバスのアイドル状態は、任意にロジック０の状
態として規定される。従って、図１における差動増幅器
１１５は、リード１０２へのライン１１７の途中で接続
された正極入力を有し、且つ、リード１０１へのライン
１１８の途中で接続された負極入力を有するものであ
り、リード１０１および１０２がアイドル状態であると
き、ライン１１６および１１９におけるそのアウトプッ
トでデジタル０を供給する。
【０００８】リード１０１および１０２にはまた、電流
モードバスドライバが接続されている。電流モードバス
ドライバ１１０の指標は、図１に示された式で得られ
る。式で示されたように、電流モードバスドライバ１１
０は、バスドライバへの入力電圧Ｃが２０mv. よりも高
いとき、リード１０２へのライン１１３の途中で１０ma
（ミリアンペア）のカレントソースを供給し、同時にリ
ード１０１へのライン１１４の途中で１０ｍＡのカレン
トシンクを供給する。入力電圧Ｃが−２０ｍＶ（ミリボ
ルト）よりも低い場合、バスドライバは、０ｍＡの出力
を有する、すなわち、信号リードを駆動しない。以下に
指摘するするように、１０ｍＡの電流をリード１０４か
ら出してリード１０２へ流すことにより、信号リード１
０２を信号リード１０１よりも正極寄りに切り替えるよ
うにその２つの信号リード間に相対的な電位が生じる。
この電位のシフトにより、差動レシーバ１１５がその出
力でデジタル１を供給するようになる。
【０００９】電流モードバスドライバ回路１２０（バス
ドライバ１１０と同じ）および差動増幅器１２５（差動
増幅器１１５と同じ）は、信号リード１０１および１０
２により供給されたバスに沿った他のボードまたはバス
マスターを表示するためにバスに沿った他の点に接続さ
れた状態で、図１に示されている。従って、バスドライ
バ１１０の入力へのライン１１１および１１２の途中で
結合される差動入力デジタル信号は、バスの他のポイン
トに沿って配置されている差動増幅器１２５のような差
動増幅器の出力で読み込まれる。
【００１０】本発明は、信号リード、終結ネットワーク
および電流モードバスドライバの構成についての以下の
より完璧な説明により十分に理解されるはずであろう。
信号リード１０１および１０２は、通常、誘導体（通
常、ＦＲ４）から作られた回路ボード内に埋め込まれる
ストリップライン設計を用いて製造される。図２は、誘
導体２００により埋め込まれたストリップラインを有す
る回路ボードの部分断面図を示す。図２において、信号
リード１０１および１０２は、金属リード２０１および
２０２によりそれぞれ供給され、それらリードは、回路
ボード内で金属接地面２０３および２０４、且つ、金属
接地ストリップライン２０５および２０６により囲まれ
ている。図２は、特定の縮尺で描かれたものではない
が、このタイプのストリップラインは、線幅を千分の５
インチで、それらの間隔を千分の６インチで製造でき
る。
【００１１】当業者には自明のように、図示された構成
要素は、与えられた時間で信号デジタルビットを処理す
るのに役に立つものである。信号リード１０１および１
０２は、図１で、ＢＵＳ−およびＢＵＳ＋としてそれぞ
れラベル付けされているが、一度に１ビットより多く処
理するどのバスシステムについても対でまったく同じよ
うに製造される。たとえば、８デジタルビットが１度に
伝送されるバックプレーンバスにおいては、その全体の
バックプレーンシステムは、図１に示されたタイプの回
路を７つ以上有する。したがって、図２に示されたスト
リップラインのパターンは、各対のリードが接地面およ
び接地ストリップラインにより囲まれている状態で、バ
スシステム上で同時に伝送されるデジタルビットそれぞ
れについて２つのリードを供給するために必要な回数、
回路ボードに繰り返されるであろう。
【００１２】リード２０１および２０２は、２つのタイ
プのＴＥＭ（transverse electromagnetic）電波伝搬モ
ードを伝送することの可能な不可欠な導波管である。そ
の２つの電波伝搬モードは、通常、当業者により偶数モ
ードおよび奇数モードとみなされるものである。偶数モ
ードの電波は、リードのうちのひとつおよび取り囲む周
囲（通常、ＡＣアース）により形成された導波管を用い
て伝搬する。奇数モードの電波は、２つの信号リードの
みにより形成された導波管を用いて伝搬する。電波伝搬
モードはそれぞれ、異なる伝送ラインインピーダンスを
見る。
【００１３】偶数モード電波は、各信号リードとそのリ
ードの周囲との間のインピーダンスからなる特性インピ
ーダンスを見る。このインピーダンスは、図２に示され
たインピーダンスＲ２として示されている。このインピ
ーダンスは、導波管の偶数モードインピーダンスを指
し、Ｚevenで示されている。図２におけるインピーダン
スＲ２は、信号リードから隣接するＡＣ接地面へのイン
ピーダンスだけでなく、それよりも両方の接地面および
隣り合う接地トレースを含むリードのまわりを囲む要素
のすべてからなるインピーダンスを示す。もちろん、そ
のインピーダンスは、誘導体構造の製造に用いられた誘
電体２００によっても影響を受ける。このインピーダン
スＲ２は、図２に示されたインピーダンスＲ１により示
されたような隣接する補助信号リードによる構成要素を
含まない。この構成要素は、誘導体の奇数モードインピ
ーダンスに要素として入れられる。したがって、この図
の用途では、Ｚevenは、Ｒ２と等しい。図２に示された
導波管構造は、対の信号リードそれぞれが周囲の要素と
ともに同じ偶数モードインピーダンスを形成するように
設計されている。
【００１４】誘導体を流れる純粋に共通のモード信号の
ための誘導電流要素は、２つの信号リードそれぞれの間
で等しく分割される。これは、２つの誘導体を流れる２
つの電波（それぞれ単にひとつの電流要素の片半分を有
する）にたとえることができる。それら仮想要素電波
（virtual component waves ）はそれぞれ、単一の共通
モード電波（誘導壁を横切って発生された同じ電圧）と
して同じ電界強度を有するが、それぞれが単に、単一の
共同モード電波誘導電流の片半分の誘導壁電流を有する
こととなる。それら個々の電波はそれぞれ、偶数モード
インピーダンスＺｅｖｅｎに等しい特性インピーダンス
を有するそれ特有の導波管であるように表示されるもの
を通って伝搬する。このようにして、単一の共通モード
信号電波は、偶数モードインピーダンスの片半分（Ｚ
even／２）または平行な２つのＺｅｖｅｎインピーダン
スの特性インピーダンスを有する導波管を流れるものと
して考えられる。
【００１５】奇数モード電波は、単に、奇数モードイン
ピーダンスＺodd とみなされるインピーダンスにより影
響を受ける。このインピーダンスは、図２に示されたイ
ンピーダンスＲ１およびＲ２両方から作られる。図２に
おけるトレースの形態を考える場合、このインピーダン
スは、２つの時間Ｒ２と平行にＲ１により分離されたイ
ンピーダンスの片半分として、単純に算出される。これ
は、次の式に換算する。
【数１】 上述の偶数モードインピーダンスの場合のように、異な
る対のリードはそれぞれ、それ自身と仮想電波誘導連結
バリやまたは障壁とみなされるものとの間のそれ独自の
奇数モード特性インピーダンスを形成する。この仮想電
波誘導バリヤは、２つの信号リード間で連結された電界
の等しい電位面に沿って存在し、さらに、２つの信号リ
ード間の中間の電界電位にある。誘導対を流れる純粋な
奇数モード電波は、一連の２×Ｚodd または２つのＺ
odd インピーダンスの導波特性インピーダンスを受け
る。
【００１６】伝搬された電波（ＴＥＭモード）における
電力が電圧励振（voltage swing ）の２乗に比例するの
で、電力を維持するために可能な場合は必ず電圧励振を
減少させることが望まれる。しかしながら、減少された
電圧励振は迷走誘導過渡電流（stray induced transien
ts）からの伝搬された信号の雑音安定度をも減少してし
まうので、電圧励振は任意に減少できない。本実施例で
は、電流モードバスドライバは、約１．２ボルトを中心
としたバスアイドル差動電圧で、０．２５ボルトの合計
励振（各リード励振、合計０．１２５ボルト）で作動す
るように設計されている。１１５や１２５のような差動
増幅器は、約１．２ボルトを中心とした電圧差動信号を
受信するように設計されている。
【００１７】差動増幅器１１５および１２５が各ロジッ
ク状態における雑音安定度および混信の等余裕度（equa
l margin）でロジック状態（０および１）を認識するこ
とを確実にするために、アイドルバス状態における信号
リード１０１と１０２との間の電圧差が差動対の合計の
信号電圧励振の半分に等しく設定される。本実施励のリ
ード電圧は、図６に示されている。図６に示されたこの
差動ロジックシステムをＥＣＬやＰＥＣＬなどの他の差
動ロジックシステムと区別するために、このシステムに
Ｄ2 Ｌ（デーブの差動ロジック）と名付けた。図６にお
いて、波形６０１は、リード１０１（ＢＵＳ−）上の対
時間電圧を示し、波形６０２は、リード１０２（ＢＵＳ
＋）上の対時間電圧を示す。図６に示されたように、時
間Ｔ１までのバスアイドル状態の間は、リード１０１
は、リード１０２よりも０．１２５ボルト高い。Ｔ１と
Ｔ２との間の処理のあと、バスが時間Ｔ２とＴ３との間
で駆動されているとき、リード１０２は、リード１０１
よりも電圧が０．１２５ボルト高い。したがって、リー
ド間の差は、両方の場合とも、合計の励振電圧０．２５
０ボルトの半分である０．１２５ボルトに等しい。
【００１８】上述したように、誘導体を流れる純粋な奇
数モード電波は、２×Ｚodd の導波特性インピーダンス
を受ける。本実施例では、特性インピーダンスＺodd の
２倍は、約１００オームであり、ロードされたバスイン
ピーダンスは、この値の半分つまり約５０オームとなる
と考えられる。上述したように、アイドルバス状態の信
号リード１０１と１０２との間の電圧差は、０．１２５
ボルトに等しく、合計の電圧励振は、０．２５０ボルト
に等しい。５０オームのロードされたバスインピーダン
スへのバスに沿った方向の奇数モードにおけるこの０．
２５０ボルトの励振は、５ｍＡの合計電流Ｉtotal
（０．２５／５０）を必要とする。バスドライバは各方
向に電波を伝搬しなければならないので、必要とする合
計電流は、５ｍＡの２倍つまり１０ｍＡに等しい。
【００１９】当業者により推察がつくように、与えられ
た電流モードバスドライバにより供給される電流の値の
情報からアイドルバスリード間の電圧における差もまた
算出することができる。この電流の値は、ロードされた
バスインピーダンスへの合計の電圧励振を算出するのに
も用いることができる。アイドルバスリード間の電圧の
差は合計の電圧励振の半分であるので、これにより、ア
イドルバスリード間の電圧の差が得られる。反射が減ら
されるまたは取り除かれるべき場合、終結ネットワーク
は、バスの両端に常に必要とされる。従来の差動バスの
ためのネットワークは、同じテブナンの等価電圧でそれ
らの両方のリードに常にバイアスをかけていた。本発明
によれば、終結ネットワークは、信号リードそれぞれに
一定のバイアス電圧を首尾良く供給する。これは、２つ
の所望のロジック状態のうちのひとつを示すのに用いら
れるバスのアイドル状態を生じるものである。
【００２０】終結ネットワークの異なる３つの形態が図
３、４および５に示されている。各ネットワークは、電
源とＡＣアースとの間の非常に低いインピーダンスの電
流の通路を効果的に供給するため、ネットワーク回路の
上部と低部との間に結合した高周波数のバイパスコンデ
ンサ３００（通常、いずれかのタイプの磁器コンデン
サ）を有する。必要であれば、低い周波数のタンタルコ
ンデンサを、コンデンサ３００と並列に置くことが可能
である。図３では、直列の組み合わせの抵抗器３０５、
３０６および３０７は、端子３０３と３０４との間で接
続されている。抵抗器３０５と３０６との分岐点は、リ
ード１０１（ＢＵＳ−）に接続されており、抵抗器３０
６と３０７との分岐点は、リード１０２（ＢＵＳ＋）に
接続されている。図３における終結ネットワークは、２
つの低いインピーダンス電圧源ＶHおよびＶL （ＶH ＞
ＶL ）が端子３０３と３０４とにそれぞれバイアス電圧
を供給するのに用いられることが可能な場合に好まし
い。抵抗器３０５および３０７は、それぞれＺevenに等
しく、抵抗器３０６は、２×Ｚodd の値を得るために２
×Ｚｅｖｅｎと平行に置くのに必要な値に等しい。抵抗
器３０５〜３０７の値は、次の式を用いて算出される。
【数２】
【数３】 この結果、電波伝搬の偶数および奇数のモードの両方が
適切に接続される。図３のネットワークは、図４および
５のネットワークと比べて単に３つの抵抗器を使用する
という利点を有するが、バス終結ネットワークのためだ
けに上で確認された追加の電圧を必要とするという欠点
もある。
【００２１】ＶS の適度に任意の電圧を有する単一の電
圧供給から作動することのできる終結ネットワークが、
図４に示されている。このネットワークでは、抵抗器４
０５、４０６および４０７は、端子４０３（電圧供給源
はこれに接続している）と接地端子４０４とから直列で
接続されている。抵抗器４０８は、リード１０１（ＢＵ
Ｓ−）と抵抗器４０５と４０６との分岐点との間で接続
されており、抵抗器４０９は、リード１０２（ＢＵＳ
＋）と抵抗器４０６と４０７との分岐点との間で接続さ
れている。５つの抵抗器４０５〜４０９の値は、次の式
を用いることにより、リード１０１（ＢＵＳ−）とリー
ド１０２（ＢＵＳ＋）それぞれにおいて、与えられた電
圧供給ＶS と、所望の終結インピーダンスＺevenおよび
Ｚodd と、所望の電圧Ｖ- およびＶ+ とについて算出さ
れる。
【数４】
【数５】
【数６】
【数７】
【数８】 ここで、Ｖ＝（Ｖ- −Ｖ+ ）である。
【００２２】図５に示された終結ネットワークが、示さ
れた３つのネットワークの中で最も一般的である。抵抗
器４０５、４０６、４０７および４０８は、端子４０３
と接地端子４０４とによるブリッジの相対するノード間
で接続された電圧供給ＶS を有する従来の４つのノード
のブリッジ配列において接続されている。ブリッジの残
りの相対する２つのノードは、リード１０１と１０２と
に接続されている。５つ目の抵抗器４０９もまた、２つ
のリード１０１および１０２と同じ相対するノード間で
接続されている。電源電圧ＶS と、リード１０１および
１０２における所望のアイドル状態のバイアス電圧と、
バスの特性インピーダンスＺevenおよびＺodd とが与え
られると、５つの抵抗器４０５〜４０９についての値が
決定される。抵抗器４０７と平行な抵抗器４０５は、抵
抗器４０８と平行な抵抗器４０６に等しく、平行組み合
わせはそれぞれ、バスのＺeven特性インピーダンスに等
しく設定されなければならない。抵抗器４０９は、バス
の与えられたＺevenおよびＺｏｄｄにマッチするように
従って設定された値を有する。そして、抵抗器４０５〜
４０９の特定値は、リード１０１および１０２それぞれ
における所望のアイドルバイアス電圧でバスにバイアス
をかけるような方法で選ばれる。抵抗器４０５〜４０９
の値は、次の式を用いて算出される。
【００２３】
【数９】
【数１０】
【数１１】
【数１２】
【数１３】 前文中で開示されたバックプレーンバスに疑似または正
エミッタ結合ロジック（ＰＥＣＬ：pseudo or positive
emitter cupled logic ）信号を結合するに使用可能な
タイプの電流モードバスドライバが、図７に示されてい
る。図７に示されたように、図８、９、１０および１１
の回路は、ＢＵＳの信号リードＬ+ およびＬ- を作動す
るためにＰＥＣＬ差動電圧信号を生じる装置を供給する
ため、図示されたようなタンデムに接続される。図７の
全体の電流モードバスドライバ回路の作動は、図８〜１
１の個々の回路の作動についての以下の詳しい説明を読
んだあとにより良く理解されるであろう。
【００２４】上で指摘したように、図７の電流モードバ
スドライバの基本的な特徴は、バスのひとつの信号リー
ドにカレントソースを、また、ひとつのタイプのバイナ
リ入力値のためのバスのもう一方の信号リードへカレン
トシンクを供給することであり、且つ、もう一方のタイ
プのバイナリ入力値のためのバスからカレントソースと
シンクとを分離することである。この仕事を成し遂げる
図７の装置の一部は、図１１の回路に存在し、したがっ
て、まず説明するため電流モードバスドライバの理解を
得るために最も役立つ図８〜１０の残りの回路は、単に
図７の回路の入力におけるＰＥＣＬ信号の電圧レベルを
修正し、図７のブロック７１４の入力におけるライン７
１０〜７１３上の信号とともに、高速でカレントソース
およびシンクを効果的に切り替える。
【００２５】図１１において、固定基準電位ＶCSは、ア
ースに抵抗器１１０２を介して接続されるエミッタを有
するＮＰＮトランジスタ１１０１のベースに結合され、
トランジスタ１１０１のコレクタへ基準電流を確立す
る。ｐ型拡張タイプのＭＯＳＦＥＴ１１０３のドレイン
に、トランジスタ１１０１のコレクタは接続され、基準
電流は、ここから引き出される。ＭＯＳＦＥＴ１１０３
のゲートもまた、そのドレインに接続され、そのソース
電極は、正電位ソース４０３ＶＳに接続される。本実施
例では正電位ソース４０３ＶＳは、５．０ボルトに等し
い。ｐ型拡張タイプのＭＯＳＦＥＴ１１０４もまた、正
電位ソース４０３ＶＳに接続されたソース電極を有し、
ＭＯＳＦＥＴ１１０３のゲート電極に接続されたゲート
電極を有する。当業者により推測されるように、ＭＯＳ
ＦＥＴ１１０３および１１０４は、電流ミラー配列に接
続され、ＭＯＳＦＥＴ１１０４のドレインからの電流
は、ゲート電極の幅の比率によってＭＯＳＦＥＴ１１０
３のドレインからの電流と関係している。ＭＯＳＦＥＴ
１１０３のドレインからの電流は、基準電流としてのみ
使用されるので、使用する電力の量を減らすためにＭＯ
ＳＦＥＴ１１０４のドレインからの電流の約４分の１に
等しく、抵抗器１１０２の値を選択することにより、設
定される。本実施例では、所望の電流は約１０ｍＡに等
しく、基準電流は、約２．５ｍＡに等しい。したがっ
て、ＭＯＳＦＥＴ１１０４のゲート電極の幅は、ＭＯＳ
ＦＥＴ１１０３のゲート電極の幅の４倍に等しくなるよ
うに選択される。
【００２６】ｐ型拡張タイプのＭＯＳＦＥＴ１１０８も
また、電位ソースＶＳに接続されたソース電極を有し、
ＭＯＳＦＥＴ１１０４と等しいゲート電極の幅でＭＯＳ
ＦＥＴ１１０３のゲート電極に接続されたゲート電極を
有する。その結果、ライン１１１６上のＭＯＳＦＥＴ１
１０８のドレインからは、約１０ｍＡのミラー電流が使
用できる。これは、選択された場合においてＢＵＳの信
号リード１０２（Ｌ＋）に以下に記述する方法で切り替
えられる電流である。
【００２７】カレントシンクを供給するために、ＭＯＳ
ＦＥＴ１１０４のドレインからのミラー電流がＮＰＮト
ランジスタ１１０５のコレクタ電極に結合される。トラ
ンジスタ１１０５の電極はＮＰＮトランジスタ１１０７
のベースエミッタ分岐点を介してベース電極に接続され
る。ＮＰＮトランジスタ１１０７のコレクタ電極は、電
位ソースＶS に接続されている。トランジスタ１１０５
のエミッタは、アースに抵抗器１１０６を介して接続さ
れる。トランジスタ１１０５と等しいエミッタエリアを
有するＮＰＮトランジスタ１１０９は、トランジスタの
ベースに接続されたベース電極と、抵抗器１１０６に値
の実質的に等しい抵抗器１１１９を介してアースに接続
されたエミッタ電極を有する。トランジスタ１１０５、
１１０７および１１０９により供給された回路配列は、
トランジスタ１１０５のコレクタに駆動される電流に値
が等しいライン１１１７上の電流Ｉ−のためのトランジ
スタ１１０９のコレクタにおいてカレントシンクを供給
する電流ミラーとして当業者により認識されるであろ
う。上述したように、トランジスタ１１０５のコレクタ
へのこの電流は、ライン１１１６上の電流Ｉ＋に値が等
しいので、Ｉ＋のカレントソースの大きさは、Ｉ−のカ
レントシンクの大きさに実質的に等しい。
【００２８】ライン１１１６の電流Ｉ＋は、ｎ型拡張タ
イプのＭＯＳＦＥＴ１１１０のドレインに接続され、Ｍ
ＯＳＦＥＴ１１１０のソースは、信号リード１０２（Ｌ
＋）に接続され、ＭＯＳＦＥＴ１１１０のゲートは、ラ
イン７１０にあるデジタル信号（ＣＯＨ）を受信するた
め接続される。ＭＯＳＦＥＴ１１１０のゲートが十分に
高い正電位で激しく駆動されている場合、電流Ｉ＋は、
ＢＵＳの信号リード１０２（Ｌ＋）に連結される。同様
に、ライン１１１７上の電流Ｉ−はｎ型拡張タイプのＭ
ＯＳＦＥＴ１１１１のソースに接続され、ＭＯＳＦＥＴ
１１１１のドレインは、ＢＵＳの信号リード１０１（Ｌ
−）に接続され、ＭＯＳＦＥＴ１１１１のゲートは、ラ
イン７１１のデジタル信号（ＣＯＬ）を受信するため接
続される。ＭＯＳＦＥＴ１１１のゲートが十分に高い正
電位で激しく駆動されている場合、ＢＵＳの信号リード
１０１（Ｌ−）は、ライン１１１７上のカレントシンク
Ｉ−に接続される。
【００２９】ライン１１１６の電流Ｉ＋はまた、ｎ型拡
張タイプのＭＯＳＦＥＴ１１１２のドレインに接続さ
れ、ＭＯＳＦＥＴ１１１２のゲートは、ライン７１２の
デジタル信号（ＣＢＨ）を受信するために接続される。
ＭＯＳＦＥＴ１１１２のソースは、ｎ型拡張タイプのＭ
ＯＳＦＥＴ１１１３のドレインに直接接続され、ＭＯＳ
ＦＥＴ１１１３のゲートは、ライン７１３のデジタル信
号（ＯＢＬ）を受信するために接続され、ＭＯＳＦＥＴ
１１１３のソースは、ライン１１１７のカレントシンク
Ｉ−に接続される。ＭＯＳＦＥＴ１１１３および１１１
４のゲートが、ライン７１２（ＣＢＨ）およびライン７
１３（ＣＢＬ）上の十分に高い正電位で激しく駆動され
ている場合、カレントソースＩ＋は、ＭＯＳＦＥＴ１１
１２および１１１３を介してカレントシンクＩ−に連結
される。この結果、ＣＢＨおよびＣＢＬとずれてＣＯＨ
およびＣＯＬを作動することにより、カレントソースお
よびカレントシンクは、ＢＵＳの信号リード間で急速に
切り替えられ、大きな過渡効果を導くことなくＢＵＳか
ら絶縁される。その結果、図１１の回路は、ＭＯＳＦＥ
Ｔ１１１０〜１１１３により示されたスイッチを作動す
るため正しい極性で十分な電力でライン７１０〜７１３
の信号に他のロジックシステムからの信号を変換するこ
とにより、ＥＣＬまたはＰＥＣＬのような上述の他のタ
イプのロジックシステムからの信号により駆動される。
【００３０】高速で飽和状態へＭＯＳＦＥＴスイッチを
駆動するに必要な電流の量は、非常に高く、おおよそ６
ｍＡのピーク電流である。図１０の回路は、４つの新し
いバッファを有する。それらは、それぞれ、ライン７０
７および７０８の２つの入力デジタル信号Ｆ＋およびＦ
−に応答してライン７１０〜７１３のハイピーク電流を
うまく供給することができる。図１０において、ライン
７１０〜７１３は、それぞれ、ＮＰＮトランジスタ１０
００〜１００３のエミッタに接続されている。それらト
ランジスタ１０００〜１００３のコレクタ電極はすべ
て、正電位ソース４０３ＶS に接続されている。ｐ型拡
張タイプのＭＯＳＦＥＴ１０１０〜１０１３は、ｎ型拡
張タイプのＭＯＳＦＥＴ１０２０〜１０２３に接続さ
れ、４つの標準のＣＭＯＳインバータを形成する。各Ｎ
ＰＮトランジスタのベース電極は、それらインバータの
一つの出力に接続される。その結果、ＭＯＳＦＥＴ１０
１０〜１０１３のいずれか一つのゲートが正電位ソース
ＶS に対して十分に低い電圧で駆動される場合、ＭＯＳ
ＦＥＴは、伝導にためにそれぞれのＮＰＮトランジスタ
を駆動し、図１１の対応するＭＯＳＦＥＴスイッチは閉
ざされる。図１０に示されたように、ＭＯＳＦＥＴ１０
１０および１０１１は、ライン７０８のＦ−信号により
駆動され、一方、ＭＯＳＦＥＴ１０１２および１０１３
は、ライン７０７のＦ＋信号により駆動される。
【００３１】本実施例では、各Ｆ信号は、約２．５ボル
トを中心として約２．０ボルトの電圧の過渡を有する。
つまり、各Ｆ信号は、１．５ボルトと３．５ボルトとの
間を揺れる。ライン７０７または７０８のいずれかの約
３．５ボルトの信号電位では、対応するｎ型ＭＯＳＦＥ
Ｔ（１０２０〜１０２３）が３．５ボルトで飽和状態に
向かって駆動されるので、対応するｐ型ＭＯＳＦＥＴ
（１０１０〜１０１３）は、対応するＮＰＮトランジス
タがもはや反応できないほどの小さな電流を流す。これ
により、対応するＮＰＮトランジスタのベース電極へ流
れる電流を効果的に取り除くことができる。
【００３２】最後に、図１０の回路は、図１１のＭＯＳ
ＦＥＴスイッチを切ろうとする場合、ＭＯＳＦＥＴスイ
ッチのゲート電極から電流を取り除かなければならな
い。これを成し得るため、ｎ型拡張タイプのＭＯＳＦＥ
Ｔ１０３０〜１０３３は、ライン７１０〜７１３の一つ
と接続されたドレイン電極と、アースに接続されたソー
スとをそれぞれ有する。ＭＯＳＦＥＴ１０３０〜１０３
３の各ゲートは、図１１の各スイッチを駆動するＦ信号
に接続されている。その結果、ライン７０８のＦ−信号
が３．５ボルトレベルまで駆動される場合、ＭＯＳＦＥ
Ｔ１０３０および１０３１は、飽和状態に向かって駆動
される。これにより図１１のＭＯＳＦＥＴスイッチ１１
１０および１１１１が切られる。同様に、Ｆ＋信号が
３．５ボルトレベルまで駆動される場合、ＭＯＳＦＥＴ
１０３２および１０３３は、飽和状態に向かって駆動さ
れる。これにより図１１のＭＯＳＦＥＴスイッチ１１１
２および１１１３が切られる。要約すると、ライン７０
８のＦ−信号についての１．５ボルトの低レベルは、図
１１の回路にＢＵＳの信号ライン１０２および１０１へ
カレントソースおよびシンクを接続させ、ライン１０７
のＦ＋信号についての１．５ボルトの低レベルは、カレ
ントソースとシンクとを接続させ、ＢＵＳから絶縁させ
る。両方のＦ信号上の３．５ボルトの高いレベルの信号
は、対応するＭＯＳＦＥＴスイッチを急速に切る。
【００３３】これまでのことを要約すると、ライン７０
７および７０８のＦ＋およびＦ−でそれぞれ示された差
動電圧デジタル信号は、前文に開示されたタイプのＤ２
Ｌを駆動するために使用できる。上述したように、Ｆ信
号は、約２．５ボルトの中間値を中心として２．０ボル
トの揺れを有する。当業者は、図１０および１１の装置
を駆動するのに用いられる既知のデジタル形式のいずれ
かをＦ信号に変換する回路を設計するのに、この情報を
用いることができる。図７に示された電流モードバスド
ライバは、ＰＥＣＬシステムからライン１１１および１
１２の入力信号を使用する。各ＰＥＣＬ信号は、約３．
６ボルトの中間電圧を中心として約０．８ボルトの揺れ
を有する。図８および９に示された回路の残りの部分の
機能は、図１０のバッファドライバ回路を適切に駆動で
きるライン７０７および７０８のＦ信号に入力ＰＥＣＬ
信号を変換するものである。
【００３４】図８において、約１．８ボルトの固定基準
電位（ＶCS）は、ＮＰＮトランジスタ８０１のベースに
接続されている。トランジスタ８０１のエミッタは、ア
ースに抵抗気８０２を介して接続されており、そのコネ
クタは、ｐ型拡張タイプのＭＯＳＦＥＴ８０３のドレイ
ンに接続されている。ＭＯＳＦＥＴ８０３は、ＭＯＳＦ
ＥＴ１１０３および１１０４に関して上で説明した電流
ミラー配列と同じやり方で機能する電流ミラー配列でｐ
型拡張タイプのＭＯＳＦＥＴ８０４と接続されている。
その結果、トランジスタ８０１のコレクタに確立した基
準電流は、ＭＯＳＦＥＴ８０４のドレイン外に反映さ
れ、この反映された電流は、次に図１１に示された要素
１１０５〜１１０７に関して上述したものと同じやり方
で機能する配列においてトランジスタ８０６および抵抗
器８２５に接続されるＮＰＮトランジスタ８０５のコレ
クタに結合される。この結果、基準電位ＶLSは、トラン
ジスタ８０５のベースでライン９０１に確立される。
【００３５】固定基準電位ＶCSもまた、それぞれ、アー
スに抵抗器（それぞれ、８０８および８２４）を介して
接続されるエミッタ電極を有するトランジスタ８０７お
よび８２３のベース電極に接続される。トランジスタ８
０７のコレクタへの電流は、ＮＰＮトランジスタ８０９
のエミッタから引き出される。ＮＰＮトランジスタ８０
９のコレクタは、５．０ボルトの電位ソース４０３に接
続され、ＮＰＮトランジスタ８０９のベースは、ＰＥＣ
Ｌ−信号を受信するためライン１１１に接続されてい
る。トランジスタ８０９により形成されたエミッタフォ
ロアステージは、ＰＥＣＬ−信号を約１ボルト降下す
る。同様のやり方で、ＮＰＮトランジスタ８１９は、ラ
イン１１２のＰＥＣＬ＋信号の電位を受信し且つ降下す
るため、トランジスタ８２３のコレクタに電流とともに
エミッタフォロアステージを供給する。
【００３６】トランジスタ８０５のベース上の基準電位
ＶＬＳは、ＮＰＮトランジスタ８１１、８１３および８
２１のベースに結合され、ＮＰＮトランジスタ８１１、
８１３および８２１はそれぞれ、抵抗器８１２、８１４
および８２２を介してアースに接続されるエミッタ電極
を有する。これにより、それらのコレクタ電極に３つ以
上のカレントシンクを形成する。ＮＰＮトランジスタ８
１０および８２０は、最初のエミッタフォロアステージ
外のＰＥＣＬ−およびＰＥＣＬ＋信号をさらに１ボルト
降下するよう機能する２つの追加エミッタフォロアを形
成するためにそれらカレントシンクの２つに接続され
る。トランジスタ８１０および８２０のエミッタにおけ
るこの結果生じたデジタル信号は、オリジナルのＰＥＣ
Ｌ信号の３．６ボルトと比較すると約１．６ボルトの電
位を中心とされている。トランジスタ８１３のコレクタ
への電流は、ＮＰＮトランジスタ８１５および８１６の
エミッタ電極から引き出される。ＮＰＮトランジスタ８
１５および８１６はそれぞれ、差動増幅器ステージを形
成するためそれぞれ抵抗器８１７および８１８を介して
接続されたコレクタ電極を有する。この差動増幅器ステ
ージは、トランジスタ８１０および８２０のエミッタに
おける信号を受信するため接続されたその入力（トラン
ジスタ８１５および８１６のベース）を有する。増幅さ
れた信号は、図７のライン７０４および７０５に供給さ
れたＤ＋およびＤ−信号である。これら増幅されたＤ信
号は、約３．５ボルトを中心とした約２ボルトの揺れを
有する。
【００３７】図９において、図８からの基準電位は、Ｎ
ＰＮトランジスタ９０２および９０４のベース電極にラ
イン９０１により接続されている。ＮＰＮトランジスタ
９０２および９０４はぞれぞれ、抵抗器９０３および９
０５を介してアースに接続されるエミッタ電極を有す
る。トランジスタ９０２および９０４のコレクタへの結
果生じたカレントシンクは、ＮＰＮトランジスタ９０６
および９０７のエミッタから引き出される。ＮＰＮトラ
ンジスタ９０６および９０７は、２つの追加のエミッタ
フォロアステージを形成するために、正電位ソース４０
３へ接続されたコレクタ電極を有する。ライン７０４お
よび７０５のＤ＋およびＤ−信号は、トランジスタ９０
６および９０７のベース電極に結合される。その結果、
図８からの増幅されたデジタルＤ信号は、それぞれライ
ン７０７および７０８のＦ＋およびＦ−信号を供給する
ため、さらに約１ボルト降下される。上述したように、
Ｆ信号は、約２．５ボルトを中心として約２ボルトの揺
れを持ち、図１０のバッファドライバ回路を駆動するた
め適切な電位および大きさを有する。
【００３８】あるタイプの差動レシーバ１１５の概略図
が、図１２に示されている。図１２において、バスのＬ
＋およびＬ−リードからのリード１１７および１１８
は、それぞれｐ型拡張タイプのＭＯＳＦＥＴ１２０１お
よび１２０２のゲートに接続されている。ＭＯＳＦＥＴ
１２０１および１２０２はそれぞれ、接地電位４０４に
接続されたドレイン電極を有する。ＭＯＳＦＥＴ１２０
１および１２０２のソース電極は、抵抗器１２０３およ
び１２０４それぞれを介して電位ソース４０３ＶＳに接
続されている。ＭＯＳＦＥＴ１２０１および１２０２の
それぞれにより供給されるｐ型ソースフォロアの小さな
信号ＡＣゲインは、次の式により求められる。
【数１４】 ここで、Ｒは、そのソースと正電位ソースとの間の抵抗
器の値であり、Ｇは、ＭＯＳＦＥＴの相互コンダクタン
スである。大きな相互コンダクタンスを創造するためＭ
ＯＳＦＥＴのゲートの幅を拡大することにより、且つ、
抵抗器の大きな値の抵抗を用いることにより、ステージ
のゲイン上の温度およびチップ処理両方の影響を最小限
にすることができる。
【００３９】上記固定電位ソースＶCSは、ＮＰＮトラン
ジスタ１２０９、１２１０および１２１１のベース電極
に接続されており、ＮＰＮトランジスタ１２０９、１２
１０および１２１１は、ＮＰＮトランジスタのコレクタ
における３つのカレントシンクを形成するために、それ
ぞれ抵抗器１２１３、１２１４および１２１５を介して
接地電位４０４に接続されたエミッタ電極をそれぞれ有
する。トランジスタ１２０９のコレクタへの電流は、差
動増幅器を形成するためそれぞれ抵抗器１２０７および
１２０８を介して正電位ソース４０３に接続されたコレ
クタを有する２つのＮＰＮトランジスタ１２０５および
１２０６のエミッタから引き出される。ＭＯＳＦＥＴ１
２０１および１２０２のソース電極に接続されたトラン
ジスタ１２０５および１２０６のベースでは、バス上に
ある増幅された信号は、トランジスタ１２０５および１
２０６のコレクタ電極で使用できる。
【００４０】トランジスタ１２１０および１２１１のコ
レクタへの電流は、それぞれＮＰＮトランジスタ１２１
６および１２１７のエミッタから引き出される。ＮＰＮ
トランジスタ１２１６および１２１７は、２つのエミッ
タフォロアを形成するため正電位ソース４０３に接続し
たコレクタをそれぞれ有する。トランジスタ１２１６お
よび１２１７のベースは、それぞれトランジスタ１２１
６および１２１７のエミッタ電極において出力リード１
１９および１１６に差動増幅器からの増幅されたバス信
号を結合するためトランジスタ１２０５および１２０６
のコレクタ電極に接続されている。エミッタフォロアの
出力における差動電圧信号は、もちろん、信号をＥＣＬ
やＰＥＣＬに用いられるような一般の差動電圧バス信号
のいずれかに変換するため電流モードバスドライバに関
して上述したものと同様の回路を用いてさらに修正され
る。以上説明したのは本発明の典型とする実施例であ
る。本発明の趣旨および範囲を逸脱することなしに、当
業者は数多くの変更を行うことができる。たとえば、バ
スマスターが入力デジタル信号に従ってバス上の差動電
圧を変更するように、バスドライバの他の形態を構成し
てもよい。バスドライバのこれらの他の形態は、好まし
い実施例である場合においてもカレントソースおよびシ
ンクを用いる必要はない。
【００４１】
【発明の効果】以上のように、本発明は、２つの信号経
路間の電圧差を利用して各デジタルビットを伝送する差
動電圧バスシステムを開示する。各バスマスターにおけ
るバスドライバは、他のバイナリタイプの入力デジタル
信号に応答して、２つのバスリードの一方にカレントソ
ースを、２つのバスリードのもう一方にカレントシンク
を接続し、これにより他のバイナリタイプを示すためバ
ス上の電圧差を変更する。前者のバイナリタイプの入力
デジタル信号に応答して、バスドライバは、バスからカ
レントソースおよびカレントシンクを絶縁し、その後そ
れらを接続することで、過渡の有害な影響を減少する。
バスドライバにおける選択的切り替えは、ＭＯＳＦＥＴ
とハイピーク電流で各ＭＯＳＦＥＴスイッチを駆動する
ためのＮＰＮトランジスタとの組み合わせを用いるバッ
ファドライバ回路で駆動されるＭＯＳＦＥＴスイッチに
より実行されるので、急速な切り替えが可能になる。バ
スドライバにおけるカレントソースおよびシンクもま
た、ＭＯＳＦＥＴとＮＰＮトランジスタとの組み合わせ
を用いることにより、バスが低電圧レベルで作動できる
ようになる。
【図面の簡単な説明】
【図１】本発明に従って構成された差動信号のためのバ
ックプレーンバスの概略ブロック図である。
【図２】図１に示された回路でバスとして機能するリー
ドを供給するよう組み立てられた回路ボードの一部の断
面図である。
【図３】本発明による終結ネットワークの概略の説明図
である。
【図４】本発明による終結ネットワークの概略の説明図
である。
【図５】本発明による終結ネットワークの概略の説明図
である。
【図６】図１のリードについての時間対電圧波形のグラ
フである。
【図７】本発明を実行するタンデムを示す説明図であ
る。
【図８】等しいリードが結合した状態で図７に示された
タンデムにおかれた場合における、本発明を実行するの
に使用可能な電流モードバスドライバの概略を示した説
明である。
【図９】等しいリードが結合した状態で図７に示された
タンデムにおかれた場合における、本発明を実行するの
に使用可能な電流モードバスドライバの概略の説明図で
ある。
【図１０】等しいリードが結合した状態で図７に示され
たタンデムにおかれた場合における、本発明を実行する
のに使用可能な電流モードバスドライバの概略の説明図
である。
【図１１】等しいリードが結合した状態で図７に示され
たタンデムにおかれた場合における、本発明を実行する
のに使用可能な電流モードバスドライバの概略の説明図
である。
【図１２】本発明を実行するのに使用可能な差動レシー
バの概略の説明図である。
【符号の説明】
１０１、１０２ 信号リード １０３、１０４ 終結ネットワーク １１０ 電流モードバスドライバ １１５ 差動増幅器または差動レシーバ １２０ 電流モードバスドライバ回路 ２０１、２０２ 金属リード ２０３、２０４ 金属接地面 ２０５、２０６ 金属接地ストリップライン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 バックプレーンバス上で伝送されるべき
    入力デジタルビットごとの２つの信号リードを有する差
    動信号用のバックプレーンバスであり、特性インピーダ
    ンスにおける前記２つの信号リードを終結するための前
    記２つの信号リードの各端におけるネットワーク手段
    と、前記２つの信号リード間の電圧の差として前記２つ
    の信号リードへの前記入力デジタルビットを結合する手
    段と、バイナリ１または０への前記２つのリード間の電
    圧の差を変換するための前記２つの信号リードへ接続さ
    れた入力を有する差動レシーバ手段からなる前記バック
    プレーンバスにおいて、 前記ネットワーク手段はまた、前記２つのリード間の電
    圧の差があるタイプのバイナリ値として前記差動レシー
    バにより検出されるように、各リード上の差動ＤＣ電圧
    を有する前記２つの信号リードを供給し、前記２つの信
    号リードへ前記入力デジタルビットを結合する前記手段
    は、入力と出力とを有する回路を含み、前記回路は、そ
    の入力が他のタイプのバイナリ値を有するデジタルビッ
    トで示されるときのみ、前記２つのリードのひとつにカ
    レントソースを、そして前記２つのリードのもう一方へ
    カレントシンクを供給することを特徴とするバックプレ
    ーンバス。
  2. 【請求項２】 前記ネットワーク手段は、２つの対の対
    向するノードを形成するためブリッジ配列に接続された
    ４つのインピーダンスと、前記２つの対の対向するノー
    ドのひとつにＤＣ電位のソースを結合する手段と、前記
    ２つの信号リードの一端に前記２つの対の対向するノー
    ドのもう一方を接続する手段と、前記もう一方の対の対
    向するノードのあいだに接続された５つ目のインピーダ
    ンスとを含むことを特徴とする請求項１に記載のバック
    プレンバス。
  3. 【請求項３】 前記ネットワーク手段は、直列で接続さ
    れた第１、第２および第３のインピーダンスを有し、前
    記第１のインピーダンスと第２のインピーダンスとの間
    に第１の分岐点と前記第２のインピーダンスと第３のイ
    ンピーダンスとの間に第２の分岐点とをともなって直列
    配列を形成し、ＤＣ電位のソースにわたって前記第１、
    第２および第３のインピーダンスの直列配列を接続する
    手段と、前記第１の分岐点と前記２つの信号リードのひ
    とつとの間で接続された第４のインピーダンスと、前記
    第２の分岐点と、前記２つの信号リードのもう一方との
    間で接続された第５のインピーダンスとを含むことを特
    徴とする請求項１に記載のバックプレーンバス。
  4. 【請求項４】 前記ネットワーク手段は、直列で第１、
    第２および第３のインピーダンスを、前記第１のインピ
    ーダンスと第２のインピーダンスとの間に第１の分岐点
    と前記第２のインピーダンスと第３のインピーダンスと
    の間に第２の分岐点とをともなって直列配列を形成し、
    差動ＤＣ電位の２つのソース間で前記第１、第２および
    第３のインピーダンスの直列配列を接続する手段と、前
    記３つの信号リードのひとつに直接前記第１の分岐点を
    接続する手段と、前記３つの信号リードのもう一方に前
    記第２の分岐点を接続する手段とを含むことを特徴とす
    る請求項１に記載のバックプレーンバス。
  5. 【請求項５】 各ビットの２つのバイナリ状態は、それ
    ぞれ端を２つ有する２つの信号リード間の電圧の差によ
    り示されるデジタルバックプレーンバスにおいて、 サブコンビネーションは、それらの特性インピーダンス
    における両端で前記２つの信号リードを終結する一方、
    前記電圧の差が２つのバイナリ状態のうちのひとつを示
    すように、前記２つの信号リードの各一方に差動ＤＣ電
    圧を入れる手段と、前記信号リードのひとつに電流を結
    合するための入力を有する一方、前記２つのバイナリ状
    態のもう一方を示すその入力において電圧差に応答して
    前記２つの信号リードの前記もう一方からの電流を結合
    するドライバ手段とからなることを特徴とするデジタル
    バックプレーンバス。
  6. 【請求項６】 請求項５に記載されたサブコンビネーシ
    ョンにおいて、前記信号リードを終結する前記手段は、
    ２つの対の対向するノードを形成するためブリッジ配列
    に接続された４つのインピーダンスと、前記２つの対の
    対向するノードの一方の対にＤＣ電位のソースを結合す
    る手段と、前記２つの対の対向するノードのもう一方の
    対を前記２つの信号リードの一端に接続する手段と、前
    記２つの対の対向するノードの前記もう一方の対の間で
    接続された５つ目のインピーダンスとを含むことを特徴
    とするデジタルバックプレーンバス。
  7. 【請求項７】 請求項５に記載されたサブコンビネーシ
    ョンにおいて、前記信号リードを終結する前記手段は、
    直列で第１、第２および第３のインピーダンスを有し、
    前記第１のインピーダンスと第２のインピーダンスとの
    間に第１の分岐点と前記第２のインピーダンスと第３の
    インピーダンスとの間に第２の分岐点とをともなって直
    列配列を形成し、ＤＣ電位のソースにわたって前記第
    １、第２および第３のインピーダンスの直列配列を接続
    する手段と、前記第１の分岐点と前記２つの信号リード
    のひとつとの間で接続された第４のインピーダンスと、
    前記第２の分岐点と、前記２つの信号リードのもう一方
    との間で接続された第５のインピーダンスとを含むこと
    を特徴とするデジタルバックプレーンバス。
  8. 【請求項８】 請求項５に記載されたサブコンビネーシ
    ョンにおいて、前記信号リードを終結する前記手段は、
    直列で第１、第２および第３のインピーダンスを有し、
    前記第１のインピーダンスと第２のインピーダンスとの
    間に第１の分岐点と前記第２のインピーダンスと第３の
    インピーダンスとの間に第２の分岐点とをともなって直
    列配列を形成し、差動ＤＣ電位の２つのソース間で前記
    第１、第２および第３のインピーダンスの直列配列を接
    続する手段と、前記３つの信号リードのひとつに直接前
    記第１の分岐点を接続する手段と、前記３つの信号リー
    ドのもう一方に前記第２の分岐点を接続する手段とを含
    むことを特徴とするデジタルバックプレーンバス。
  9. 【請求項９】 バックプレーンバス上で伝送されるべき
    入力デジタルビットごとの２つの信号リードを有する差
    動信号用のバックプレーンバスであり、特性インピーダ
    ンスにおける前記２つの信号リードを終結するための前
    記２つの信号リードの各端におけるネットワーク手段
    と、前記２つの信号リード間の電圧の差として前記２つ
    の信号リードへの前記入力デジタルビットを結合する手
    段と、バイナリ１または０への前記２つのリード間の電
    圧の差を変換するための前記２つの信号リードへ接続さ
    れた入力を有する差動レシーバ手段からなる前記バック
    プレーンバスにおいて、 前記ネットワーク手段はまた、前記２つのリード間の電
    圧の差があるタイプのバイナリ値として前記差動レシー
    バにより検出されるように、各リード上の差動ＤＣ電圧
    を有する前記２つの信号リードを供給し、前記２つの信
    号リードへ前記入力デジタルビットを結合する前記手段
    は、入力と出力とを有する回路を含み、前記回路は、そ
    の入力が前記あるタイプのバイナリ値で表示される場
    合、前記２つのリードから絶縁され、その入力が他のタ
    イプのバイナリ値を有するデジタルビットで表示される
    場合、前記２つのリード間の電圧の差を切り替えること
    を特徴とするバックプレーンバス。
  10. 【請求項１０】 前記入力デジタルビットを前記２つの
    信号リードに結合する前記手段に含まれる回路は、その
    入力が他のタイプのバイナリ値を有するデジタルビット
    で表示されるときのみ、前記２つのリードのひとつに切
    り替え可能に接続されたカレントソースと、前記２つの
    リードのもう一方に切り替え可能に接続されたカレント
    シンクとを含むことを特徴とする請求項９に記載のバッ
    クプレーンバス。
JP7191378A 1994-07-27 1995-07-27 差動信号のためのバックプレーンバス Withdrawn JPH0865344A (ja)

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CA2150490A1 (en) 1995-12-28
US5430396A (en) 1995-07-04
EP0695060A1 (en) 1996-01-31

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