JPH086676A - 突入電流防止装置と方法 - Google Patents
突入電流防止装置と方法Info
- Publication number
- JPH086676A JPH086676A JP6164619A JP16461994A JPH086676A JP H086676 A JPH086676 A JP H086676A JP 6164619 A JP6164619 A JP 6164619A JP 16461994 A JP16461994 A JP 16461994A JP H086676 A JPH086676 A JP H086676A
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Abstract
(57)【要約】
【構成】 複数のＣＰＵボード１およびＩ／Ｏボード４
にバックプレーンボード２を介して電力を入力するシス
テムの突入電流防止装置において、複数のＣＰＵボード
１とバックプレーンボード２との間に、前記複数のＣＰ
Ｕボードのイニシャライズ時間のうち最長のイニシャラ
イズ時間から各ＣＰＵのイニシャライズ時間を減じた時
間を遅延時間とした複数の遅延回路を搭載した遅延回路
ボード５を接続したものである。 【効果】 待ち時間を少なくして突入電流を防止でき
る。
にバックプレーンボード２を介して電力を入力するシス
テムの突入電流防止装置において、複数のＣＰＵボード
１とバックプレーンボード２との間に、前記複数のＣＰ
Ｕボードのイニシャライズ時間のうち最長のイニシャラ
イズ時間から各ＣＰＵのイニシャライズ時間を減じた時
間を遅延時間とした複数の遅延回路を搭載した遅延回路
ボード５を接続したものである。 【効果】 待ち時間を少なくして突入電流を防止でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵボードお
よびＩ／Ｏボードを備えたシステムの電源投入時の過大
電流である突入電流を防止する装置および方法に関す
る。
よびＩ／Ｏボードを備えたシステムの電源投入時の過大
電流である突入電流を防止する装置および方法に関す
る。
【０００２】
【従来の技術】従来、複数のＣＰＵボードおよびＩ／Ｏ
ボードを備えたマイクロコンピュータにおいて、同時に
ＣＰＵボードに電源を投入すると、瞬時の電流が過大と
なる、いわゆる突入電流が流れ、各ＣＰＵの素子が破損
する恐れがあった。このような突入電流を防止する方法
として、複数のシステムクロック信号を発生するシステ
ムクロック信号発生回路と、スタンバイ信号を発生する
スタンバイ信号発生回路と、スタンバイモードを発生す
る際に、スタンバイ信号に基づいて前記複数のシステム
クロック信号を一定レベルに順次保持する一定レベル保
持回路とを設け、順次出力されるシステムクロック信号
に応じてマイクロコンピュータを駆動するものが開示さ
れている（例えば、実開平１−１４２０３１号）。ま
た、電源と複数の電気機器との間に設けられたスイッチ
手段に接続された制御部が、スイッチ手段を所定時間の
間隔を置いて順次接続状態に制御することにより、各電
気機器に順次電源電力を供給し、順次起動するものが開
示されている（例えば、実開平４−８８３３７号）。
ボードを備えたマイクロコンピュータにおいて、同時に
ＣＰＵボードに電源を投入すると、瞬時の電流が過大と
なる、いわゆる突入電流が流れ、各ＣＰＵの素子が破損
する恐れがあった。このような突入電流を防止する方法
として、複数のシステムクロック信号を発生するシステ
ムクロック信号発生回路と、スタンバイ信号を発生する
スタンバイ信号発生回路と、スタンバイモードを発生す
る際に、スタンバイ信号に基づいて前記複数のシステム
クロック信号を一定レベルに順次保持する一定レベル保
持回路とを設け、順次出力されるシステムクロック信号
に応じてマイクロコンピュータを駆動するものが開示さ
れている（例えば、実開平１−１４２０３１号）。ま
た、電源と複数の電気機器との間に設けられたスイッチ
手段に接続された制御部が、スイッチ手段を所定時間の
間隔を置いて順次接続状態に制御することにより、各電
気機器に順次電源電力を供給し、順次起動するものが開
示されている（例えば、実開平４−８８３３７号）。
【０００３】
【発明が解決しようとする課題】ところが、前者の従来
技術では、各システムクロック信号の長さは一定とな
り、後者の従来技術についても、順次接続される時間間
隔は一定となっているため、リセットから処理開始まで
のイニシャライズ時間が異なる複数のＣＰＵを順次起動
すると、各ＣＰＵの処理可能となる時間はばらばらとな
り、全部のＣＰＵの処理が開始するまでに各ＣＰＵに待
ち時間が発生し、全部のＣＰＵの開始時間が遅れるとい
う問題があった。本発明は、各ＣＰＵのイニシャライズ
時間に応じてリセット信号を出力し、待ち時間を少なく
して突入電流を防止することを目的とするものである。
技術では、各システムクロック信号の長さは一定とな
り、後者の従来技術についても、順次接続される時間間
隔は一定となっているため、リセットから処理開始まで
のイニシャライズ時間が異なる複数のＣＰＵを順次起動
すると、各ＣＰＵの処理可能となる時間はばらばらとな
り、全部のＣＰＵの処理が開始するまでに各ＣＰＵに待
ち時間が発生し、全部のＣＰＵの開始時間が遅れるとい
う問題があった。本発明は、各ＣＰＵのイニシャライズ
時間に応じてリセット信号を出力し、待ち時間を少なく
して突入電流を防止することを目的とするものである。
【０００４】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、複数のＣＰＵボードおよびＩ／Ｏボード
にバックプレーンボードを介して電力を入力するシステ
ムの突入電流防止装置において、前記複数のＣＰＵボー
ドと前記バックプレーンボードとの間に、前記複数のＣ
ＰＵボードのイニシャライズ時間のうち最長のイニシャ
ライズ時間から各ＣＰＵのイニシャライズ時間を減じた
時間を遅延時間とした複数の遅延回路を搭載した遅延回
路ボードを接続したものである。また、複数のＣＰＵボ
ードおよびＩ／Ｏボードにバックプレーンボードを介し
て電力を入力するシステムの突入電流防止方法におい
て、前記複数のＣＰＵボードと前記バックプレーンボー
ドとの間に遅延回路を搭載した複数の遅延回路ボードを
接続し、前記各遅延回路の遅延時間を前記複数のＣＰＵ
ボードのイニシャライズ時間のうち最長のイニシャライ
ズ時間から各ＣＰＵのイニシャライズ時間を減じた時間
に設定し、各ＣＰＵボードへのリセット信号の入力タイ
ミングを前記遅延時間に応じて変えるものである。
め、本発明は、複数のＣＰＵボードおよびＩ／Ｏボード
にバックプレーンボードを介して電力を入力するシステ
ムの突入電流防止装置において、前記複数のＣＰＵボー
ドと前記バックプレーンボードとの間に、前記複数のＣ
ＰＵボードのイニシャライズ時間のうち最長のイニシャ
ライズ時間から各ＣＰＵのイニシャライズ時間を減じた
時間を遅延時間とした複数の遅延回路を搭載した遅延回
路ボードを接続したものである。また、複数のＣＰＵボ
ードおよびＩ／Ｏボードにバックプレーンボードを介し
て電力を入力するシステムの突入電流防止方法におい
て、前記複数のＣＰＵボードと前記バックプレーンボー
ドとの間に遅延回路を搭載した複数の遅延回路ボードを
接続し、前記各遅延回路の遅延時間を前記複数のＣＰＵ
ボードのイニシャライズ時間のうち最長のイニシャライ
ズ時間から各ＣＰＵのイニシャライズ時間を減じた時間
に設定し、各ＣＰＵボードへのリセット信号の入力タイ
ミングを前記遅延時間に応じて変えるものである。
【０００５】
【作用】上記手段により、各ＣＰＵボードに接続する各
遅延回路ボードのそれぞれの遅延時間を各ＣＰＵボード
のイニシャライズ時間に応じて変え、各ＣＰＵボードに
電力が入力される時間をずらすので、突入電流を防止す
ることができる。また、すべてのＣＰＵボードの処理開
始時間は一致するとともに、最初のリセット信号が入力
された時から並列処理が開始するまでの待ち時間が少な
くなり、コンピュータの処理開始時間が早くなる。
遅延回路ボードのそれぞれの遅延時間を各ＣＰＵボード
のイニシャライズ時間に応じて変え、各ＣＰＵボードに
電力が入力される時間をずらすので、突入電流を防止す
ることができる。また、すべてのＣＰＵボードの処理開
始時間は一致するとともに、最初のリセット信号が入力
された時から並列処理が開始するまでの待ち時間が少な
くなり、コンピュータの処理開始時間が早くなる。
【０００６】
【実施例】以下、本発明を図に示す実施例について説明
する。図１は本発明の実施例を示すブロック図である。
図において、説明を簡単にするために、ＣＰＵボードを
３枚使用した例について説明する。１は複数のＣＰＵボ
ード、２はバックプレーンボード、３は電源、４はＩ／
Ｏボード、５は遅延回路ボードである。各ＣＰＵボード
（１Ａ，１Ｂ，１Ｃ）にはバックプレーンボード２を介
して電源３から電力を供給すると共に、ＣＰＵ１相互間
のデータ伝送およびＩ／Ｏボード４からの指令信号を伝
送するようにしてある。バックプレーンボード２と各Ｃ
ＰＵボード１Ａ，１Ｂ，１Ｃとの間には、それぞれＣＰ
Ｕボードに電源を再投入するリセット信号を遅延させる
遅延回路を搭載した遅延回路ボード５（５Ａ，５Ｂ，５
Ｃ）を接続してある。遅延回路ボード５は、図２に示す
ように、リセット信号の入力側と出力側の間に複数の遅
延素子６（６１、６２、６３…６ｎ）を設け、ジャンパ
端子７の接続により、複数の遅延素子６の中から任意に
選択して、直列に接続し、各遅延素子の遅延時間を加算
して遅延時間を任意に設定できるようにしてある。遅延
回路ボード５の遅延時間を設定するときは、予め使用す
る複数ＣＰＵボード１のイニシャライズ時間を測定して
おき、その長さを比較して複数のＣＰＵボードのイニシ
ャライズ時間のうち最長のイニシャライズ時間から各Ｃ
ＰＵのイニシャライズ時間を減じた時間を各遅延時間と
してを設定する。例えば、複数ＣＰＵボード１のうち、
イニシャライズ時間の最も長いＣＰＵボード１がＣＰＵ
ボード１Ａで、そのイニシャライズ時間をＴA 、次に長
いのがＣＰＵボード１Ｂで、そのイニシャライズ時間を
ＴB 、その次がＣＰＵボード１Ｂで、そのイニシャライ
ズ時間をＴC とする。この場合、各ＣＰＵボードへのリ
セット信号の入力タイミングを、イニシャライズ時間の
最も長いＣＰＵボード１がＣＰＵボード１Ａに接続する
遅延回路ボード５Ａの遅延時間ＤA を基準（０または微
小時間）とし、ＣＰＵボード１Ｂに接続する遅延回路ボ
ード５Ｂの遅延時間ＤB をＴA −ＴB 、ＣＰＵボード１
Ｃに接続する遅延回路ボード５Ｃの遅延時間ＤC をＴA
−ＴC とする。なお、イニシャライズ時間が同じＣＰＵ
ボードがある時は、互いに遅延時間を僅かにずらしてお
けばよい。このように遅延時間を設定することにより、
各ＣＰＵボードに電力が入力される時間がずれるので、
突入電流が流れることはない。また、すべてのＣＰＵボ
ード１の処理開始時間は一致するとともに、最初のリセ
ット信号が入力された時から並列処理が開始するまでの
待ち時間が少なくなり、コンピュータの処理開始時間が
早くなる。
する。図１は本発明の実施例を示すブロック図である。
図において、説明を簡単にするために、ＣＰＵボードを
３枚使用した例について説明する。１は複数のＣＰＵボ
ード、２はバックプレーンボード、３は電源、４はＩ／
Ｏボード、５は遅延回路ボードである。各ＣＰＵボード
（１Ａ，１Ｂ，１Ｃ）にはバックプレーンボード２を介
して電源３から電力を供給すると共に、ＣＰＵ１相互間
のデータ伝送およびＩ／Ｏボード４からの指令信号を伝
送するようにしてある。バックプレーンボード２と各Ｃ
ＰＵボード１Ａ，１Ｂ，１Ｃとの間には、それぞれＣＰ
Ｕボードに電源を再投入するリセット信号を遅延させる
遅延回路を搭載した遅延回路ボード５（５Ａ，５Ｂ，５
Ｃ）を接続してある。遅延回路ボード５は、図２に示す
ように、リセット信号の入力側と出力側の間に複数の遅
延素子６（６１、６２、６３…６ｎ）を設け、ジャンパ
端子７の接続により、複数の遅延素子６の中から任意に
選択して、直列に接続し、各遅延素子の遅延時間を加算
して遅延時間を任意に設定できるようにしてある。遅延
回路ボード５の遅延時間を設定するときは、予め使用す
る複数ＣＰＵボード１のイニシャライズ時間を測定して
おき、その長さを比較して複数のＣＰＵボードのイニシ
ャライズ時間のうち最長のイニシャライズ時間から各Ｃ
ＰＵのイニシャライズ時間を減じた時間を各遅延時間と
してを設定する。例えば、複数ＣＰＵボード１のうち、
イニシャライズ時間の最も長いＣＰＵボード１がＣＰＵ
ボード１Ａで、そのイニシャライズ時間をＴA 、次に長
いのがＣＰＵボード１Ｂで、そのイニシャライズ時間を
ＴB 、その次がＣＰＵボード１Ｂで、そのイニシャライ
ズ時間をＴC とする。この場合、各ＣＰＵボードへのリ
セット信号の入力タイミングを、イニシャライズ時間の
最も長いＣＰＵボード１がＣＰＵボード１Ａに接続する
遅延回路ボード５Ａの遅延時間ＤA を基準（０または微
小時間）とし、ＣＰＵボード１Ｂに接続する遅延回路ボ
ード５Ｂの遅延時間ＤB をＴA −ＴB 、ＣＰＵボード１
Ｃに接続する遅延回路ボード５Ｃの遅延時間ＤC をＴA
−ＴC とする。なお、イニシャライズ時間が同じＣＰＵ
ボードがある時は、互いに遅延時間を僅かにずらしてお
けばよい。このように遅延時間を設定することにより、
各ＣＰＵボードに電力が入力される時間がずれるので、
突入電流が流れることはない。また、すべてのＣＰＵボ
ード１の処理開始時間は一致するとともに、最初のリセ
ット信号が入力された時から並列処理が開始するまでの
待ち時間が少なくなり、コンピュータの処理開始時間が
早くなる。
【０００７】
【発明の効果】以上述べたように、本発明によれば、複
数のＣＰＵボードのリセット信号の入力時間を各ＣＰＵ
ボードのイニシャライズ時間に応じて互いにずらして設
定してあるので、最初のリセット信号が入力された時か
ら並列処理が開始するまでの待ち時間を少なくして突入
電流を防止できる効果がある。
数のＣＰＵボードのリセット信号の入力時間を各ＣＰＵ
ボードのイニシャライズ時間に応じて互いにずらして設
定してあるので、最初のリセット信号が入力された時か
ら並列処理が開始するまでの待ち時間を少なくして突入
電流を防止できる効果がある。
【図１】 本発明の実施例を示すブロック図である。
【図２】 本発明の実施例の遅延回路ボードの構成を示
す接続図である。
す接続図である。
【図３】 本発明の実施例の動作を示すタイムチャート
である。
である。
１（１Ａ，１Ｂ，１Ｃ） ＣＰＵボード、２ バックプ
レーンボード、３ 電源、４ Ｉ／Ｏボード，５（５
Ａ，５Ｂ，５Ｃ） 遅延回路ボード
レーンボード、３ 電源、４ Ｉ／Ｏボード，５（５
Ａ，５Ｂ，５Ｃ） 遅延回路ボード
Claims (2)
- 【請求項１】 複数のＣＰＵボードおよびＩ／Ｏボード
にバックプレーンボードを介して電力を入力するシステ
ムの突入電流防止装置において、前記複数のＣＰＵボー
ドと前記バックプレーンボードとの間に、前記複数のＣ
ＰＵボードのイニシャライズ時間のうち最長のイニシャ
ライズ時間から各ＣＰＵのイニシャライズ時間を減じた
時間を遅延時間とした複数の遅延回路を搭載した遅延回
路ボードを接続したことを特徴とする突入電流防止装
置。 - 【請求項２】 複数のＣＰＵボードおよびＩ／Ｏボード
にバックプレーンボードを介して電力を入力するシステ
ムの突入電流防止方法において、前記複数のＣＰＵボー
ドと前記バックプレーンボードとの間に遅延回路を搭載
した複数の遅延回路ボードを接続し、前記各遅延回路の
遅延時間を前記複数のＣＰＵボードのイニシャライズ時
間のうち最長のイニシャライズ時間から各ＣＰＵのイニ
シャライズ時間を減じた時間に設定し、各ＣＰＵボード
へのリセット信号の入力タイミングを前記遅延時間に応
じて変えることを特徴とする突入電流防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461994A JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461994A JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH086676A true JPH086676A (ja) | 1996-01-12 |
| JP3404723B2 JP3404723B2 (ja) | 2003-05-12 |
Family
ID=15796645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16461994A Expired - Fee Related JP3404723B2 (ja) | 1994-06-22 | 1994-06-22 | 突入電流防止装置と方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3404723B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245155B2 (en) | 2004-03-30 | 2007-07-17 | Nec Electronics Corporation | Data output circuit with improved overvoltage/surge protection |
| JP2008148385A (ja) * | 2006-12-06 | 2008-06-26 | Seiko Epson Corp | 電子機器、その制御方法及びその制御プログラム |
| CN102480359A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102213991A (zh) * | 2010-04-07 | 2011-10-12 | 英业达股份有限公司 | 服务器待机电压供应系统 |
| CN102480233B (zh) * | 2010-11-29 | 2014-04-02 | 英业达股份有限公司 | 伺服器系统 |
| CN102478944B (zh) * | 2010-11-30 | 2014-07-23 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
| JP5777467B2 (ja) * | 2011-09-22 | 2015-09-09 | 株式会社東芝 | 制御装置およびプログラム |
-
1994
- 1994-06-22 JP JP16461994A patent/JP3404723B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7245155B2 (en) | 2004-03-30 | 2007-07-17 | Nec Electronics Corporation | Data output circuit with improved overvoltage/surge protection |
| JP2008148385A (ja) * | 2006-12-06 | 2008-06-26 | Seiko Epson Corp | 電子機器、その制御方法及びその制御プログラム |
| CN102480359A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 一种用于向多台服务器提供电源的供电方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3404723B2 (ja) | 2003-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090307 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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