JPH086849A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH086849A JPH086849A JP6133490A JP13349094A JPH086849A JP H086849 A JPH086849 A JP H086849A JP 6133490 A JP6133490 A JP 6133490A JP 13349094 A JP13349094 A JP 13349094A JP H086849 A JPH086849 A JP H086849A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 7
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 7
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 6
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】メモリモジュールのコネクタによる中継，伝達
信号数を低減してそのコストの低減，小型化をはかり、
かつ信号のスキューを低減して動作の高速化をはかる。 【構成】ＲＡＭチップＭＣ１１〜ＭＣ１ｍで形成された
メモリバンク１１１、及びＲＡＭチップＭＣ２１〜ＭＣ
２ｎで形成されたメモリバンク１１２が装備されたメモ
リモジュールカード１１０に、これらメモリバンク１１
１，１１２単位で各ＲＡＭチップの動作を制御するメモ
リ制御集積回路１１３を装備する。
信号数を低減してそのコストの低減，小型化をはかり、
かつ信号のスキューを低減して動作の高速化をはかる。 【構成】ＲＡＭチップＭＣ１１〜ＭＣ１ｍで形成された
メモリバンク１１１、及びＲＡＭチップＭＣ２１〜ＭＣ
２ｎで形成されたメモリバンク１１２が装備されたメモ
リモジュールカード１１０に、これらメモリバンク１１
１，１１２単位で各ＲＡＭチップの動作を制御するメモ
リ制御集積回路１１３を装備する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にシングル・インライン・メモリモジュールを含みデ
ータ処理システム等に使用される半導体記憶装置に関す
る。
特にシングル・インライン・メモリモジュールを含みデ
ータ処理システム等に使用される半導体記憶装置に関す
る。
【０００２】
【従来の技術】パーソナルコンピュータなどのデータ処
理システムでは、所定のメモリ容量のＲＡＭチップを複
数個設置したメモリモジュールを含む半導体記憶装置が
装備されている。このメモリモジュールの形態として
は、複数個のＲＡＭチップを設置したメモリモジュール
カードの所定の位置にコネクタを設置し、データ処理シ
ステム等の上位システムのマザーカードに装備されてい
るコネクタに装着するシングル・インライン・メモリモ
ジュール（ＳＩＭＭ）型が多く採用されている。
理システムでは、所定のメモリ容量のＲＡＭチップを複
数個設置したメモリモジュールを含む半導体記憶装置が
装備されている。このメモリモジュールの形態として
は、複数個のＲＡＭチップを設置したメモリモジュール
カードの所定の位置にコネクタを設置し、データ処理シ
ステム等の上位システムのマザーカードに装備されてい
るコネクタに装着するシングル・インライン・メモリモ
ジュール（ＳＩＭＭ）型が多く採用されている。
【０００３】従来のこの種の半導体記憶装置の一例を図
４に示す。
４に示す。
【０００４】この半導体記憶装置は、配列された複数の
メモリセルを含み伝達された内部アドレス信号ＡＤ１，
内部制御信号ＣＮＴ１に従って上記複数のメモリセルの
うちの所定のメモリセルを選択してこのメモリセルに対
し記憶データの読出し、伝達された書込み用のデータＤ
Ｗ１の書込みを行う複数の第１のＲＡＭチップＭＣ１１
〜ＭＣ１ｍ、及び同様に複数のメモリセルを含み伝達さ
れた内部アドレス信号ＡＤ２，内部制御信号ＣＮＴ２に
従って複数のメモリセルのうちの所定のメモリセルを選
択してこのメモリセルに対して記憶データの読出し、伝
達された書込み用のデータＤＷ２の書込みを行う複数の
第２のＲＡＭチップＭＣ２１〜ＭＣ２ｎを備えたメモリ
モジュールカード１１０ｘと、データ制御部１１４，ア
ドレス制御部１１５及びアクセス制御部１１６を含み、
データ処理システムなどの上位システム回路２１０ｘが
装備された上位システムカード２００ｘに設置され、上
位システム回路２１０ｘから伝達されたアドレス信号Ａ
Ｄ，制御信号ＣＮＴ及びバンク指定信号ＢＤに従って内
部アドレス信号ＡＤ１，ＡＤ２、内部制御信号ＣＮＴ
１，ＣＮＴ２を発生すると共に上位システム回路２１０
ｘとＲＡＭチップＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｎとの間の書込み用のデータＤＷ，ＤＷ１，ＤＷ２及
び読出しデータＤＲ，ＤＲ２，ＤＲの伝達制御を行うメ
モリ制御集積回路１１３と、メモリモジュールカードの
所定の位置に設置されて上位システムカード２００ｘに
装備されたコネクタ２２０ｘと結合し、メモリ制御集積
回路１１３とＲＡＭチップＭＣ１１〜ＭＣ１ｍ，ＭＣ２
１〜２ｎとの間の内部アドレス信号ＡＤ１，ＡＤ２、内
部制御信号ＣＮＴ１，ＣＮＴ２、書込み用のデータＤＷ
１，ＤＷ２、及び読出しデータＤＲ１，ＤＲ２の中継，
伝達を行いメモリモジュールカード１１０ｘと共にメモ
リモジュール１００ｘを形成するコネクタ１２０ｘとを
有する構成となっている。なお、この例では、第１のＲ
ＡＭチップＭＣ１１〜ＭＣ１ｍは第１のメモリバンク１
１１を形成し、第２のＲＡＭチップＭＣ２１〜ＭＣ２ｎ
は第２のメモリバンク１１２を形成して、これらメモリ
バンク１１１，１１２単位でデータの書込み、読出し等
の制御が行なわれるようになっている。
メモリセルを含み伝達された内部アドレス信号ＡＤ１，
内部制御信号ＣＮＴ１に従って上記複数のメモリセルの
うちの所定のメモリセルを選択してこのメモリセルに対
し記憶データの読出し、伝達された書込み用のデータＤ
Ｗ１の書込みを行う複数の第１のＲＡＭチップＭＣ１１
〜ＭＣ１ｍ、及び同様に複数のメモリセルを含み伝達さ
れた内部アドレス信号ＡＤ２，内部制御信号ＣＮＴ２に
従って複数のメモリセルのうちの所定のメモリセルを選
択してこのメモリセルに対して記憶データの読出し、伝
達された書込み用のデータＤＷ２の書込みを行う複数の
第２のＲＡＭチップＭＣ２１〜ＭＣ２ｎを備えたメモリ
モジュールカード１１０ｘと、データ制御部１１４，ア
ドレス制御部１１５及びアクセス制御部１１６を含み、
データ処理システムなどの上位システム回路２１０ｘが
装備された上位システムカード２００ｘに設置され、上
位システム回路２１０ｘから伝達されたアドレス信号Ａ
Ｄ，制御信号ＣＮＴ及びバンク指定信号ＢＤに従って内
部アドレス信号ＡＤ１，ＡＤ２、内部制御信号ＣＮＴ
１，ＣＮＴ２を発生すると共に上位システム回路２１０
ｘとＲＡＭチップＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｎとの間の書込み用のデータＤＷ，ＤＷ１，ＤＷ２及
び読出しデータＤＲ，ＤＲ２，ＤＲの伝達制御を行うメ
モリ制御集積回路１１３と、メモリモジュールカードの
所定の位置に設置されて上位システムカード２００ｘに
装備されたコネクタ２２０ｘと結合し、メモリ制御集積
回路１１３とＲＡＭチップＭＣ１１〜ＭＣ１ｍ，ＭＣ２
１〜２ｎとの間の内部アドレス信号ＡＤ１，ＡＤ２、内
部制御信号ＣＮＴ１，ＣＮＴ２、書込み用のデータＤＷ
１，ＤＷ２、及び読出しデータＤＲ１，ＤＲ２の中継，
伝達を行いメモリモジュールカード１１０ｘと共にメモ
リモジュール１００ｘを形成するコネクタ１２０ｘとを
有する構成となっている。なお、この例では、第１のＲ
ＡＭチップＭＣ１１〜ＭＣ１ｍは第１のメモリバンク１
１１を形成し、第２のＲＡＭチップＭＣ２１〜ＭＣ２ｎ
は第２のメモリバンク１１２を形成して、これらメモリ
バンク１１１，１１２単位でデータの書込み、読出し等
の制御が行なわれるようになっている。
【０００５】このように、従来の半導体記憶装置は、Ｓ
ＩＭＭ型のメモリモジュール１００ｘにはＲＡＭチップ
ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｎのみが装備さ
れ、これらＲＡＭチップの動作を制御するメモリ制御集
積回路１１３（メモリコントローラ）は上位システムカ
ード２００ａに装備されていた（例えば、特開平４−２
３３０４６号公報，特開平４−２３０５４４号公報参
照）。
ＩＭＭ型のメモリモジュール１００ｘにはＲＡＭチップ
ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｎのみが装備さ
れ、これらＲＡＭチップの動作を制御するメモリ制御集
積回路１１３（メモリコントローラ）は上位システムカ
ード２００ａに装備されていた（例えば、特開平４−２
３３０４６号公報，特開平４−２３０５４４号公報参
照）。
【０００６】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、ＳＩＭＭ型のメモリモジュール１００ｘには第
１及び第２のメモリバンク１１１，１１２を形成する複
数のＲＡＭチップＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｎのみが装備され、これらＲＡＭチップの動作をメモ
リバンク単位で制御するメモリ集積回路１１３（メモリ
コントローラ）は上位システムカード２００ａに装備さ
れていて、これらメモリバンクのＲＡＭチップを制御す
るための内部アドレス信号ＡＤ１，ＡＤ２、内部制御信
号ＣＮＴ１，ＣＮＴ２や書込み用のデータＤＷ１，ＤＷ
２及び読出しデータＤＲ１，ＤＲ２の伝達はコネクタ１
２０ｘ，２２０ｘを通して行う構成となっているので、
コネクタ１２０ｘ，２２０ｘのピン数が増大してこれら
コネクタが高価になる、コネクタが大型化して実装密度
が低下する等の問題点があり、また、内部アドレス信号
ＡＤ１，ＡＤ２、内部制御信号ＣＮＴ１，ＣＮＴ２、書
込み用のデータＤＷ１，ＤＷ２及び読出しデータＤＲ
１，ＤＲ２の伝達距離が長く、これら信号のスキューが
増大して動作時間が長くなり、高速動作が困難であると
いう問題点があった。
装置は、ＳＩＭＭ型のメモリモジュール１００ｘには第
１及び第２のメモリバンク１１１，１１２を形成する複
数のＲＡＭチップＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ
２ｎのみが装備され、これらＲＡＭチップの動作をメモ
リバンク単位で制御するメモリ集積回路１１３（メモリ
コントローラ）は上位システムカード２００ａに装備さ
れていて、これらメモリバンクのＲＡＭチップを制御す
るための内部アドレス信号ＡＤ１，ＡＤ２、内部制御信
号ＣＮＴ１，ＣＮＴ２や書込み用のデータＤＷ１，ＤＷ
２及び読出しデータＤＲ１，ＤＲ２の伝達はコネクタ１
２０ｘ，２２０ｘを通して行う構成となっているので、
コネクタ１２０ｘ，２２０ｘのピン数が増大してこれら
コネクタが高価になる、コネクタが大型化して実装密度
が低下する等の問題点があり、また、内部アドレス信号
ＡＤ１，ＡＤ２、内部制御信号ＣＮＴ１，ＣＮＴ２、書
込み用のデータＤＷ１，ＤＷ２及び読出しデータＤＲ
１，ＤＲ２の伝達距離が長く、これら信号のスキューが
増大して動作時間が長くなり、高速動作が困難であると
いう問題点があった。
【０００７】本発明の目的は、コネクタのピン数を低減
してコネクタの低価格化，小型化，及び実装密度の向上
をはかると共に、各種内部信号の伝達距離を短縮してス
キューを低減し動作の高速化をはかることができる半導
体記憶装置を提供することにある。
してコネクタの低価格化，小型化，及び実装密度の向上
をはかると共に、各種内部信号の伝達距離を短縮してス
キューを低減し動作の高速化をはかることができる半導
体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、配列された複数のメモリセルを含み伝達された内部
アドレス信号及び内部制御信号に従って前記複数のメモ
リセルのうちの所定のメモリセルを選択してこのメモリ
セルに対し記憶データの読出し、伝達された書込み用の
データの書込みを行う複数のメモリチップから成る複数
のメモリバンク、並びに伝達されたアドレス信号及び制
御信号に従って前記内部アドレス信号及び内部制御信号
を発生して前記複数のメモリバンクごとにこれらメモリ
バンクの各メモリチップに伝達しこれら複数のメモリチ
ップの動作制御を行うと共に、前記複数のメモリチップ
への伝達された書込み用のデータの伝達制御、これら複
数のメモリチップからの読出しデータの送出制御を行う
メモリ制御集積回路を備えたメモリモジュールカード
と、このメモリモジュールカードの所定の位置に設置さ
れて上位システム回路が装備された上位システムカード
のコネクタと結合し前記上位システム回路からの前記ア
ドレス信号，制御信号及び書込み用のデータの前記メモ
リ制御集積回路への中継，伝達、前記メモリ制御集積回
路からの読出しデータの前記上位システム回路への中
継，伝達を行い前記メモリモジュールカードと共にシン
グル・インライン・メモリモジュールを形成するコネク
タとを有している。
は、配列された複数のメモリセルを含み伝達された内部
アドレス信号及び内部制御信号に従って前記複数のメモ
リセルのうちの所定のメモリセルを選択してこのメモリ
セルに対し記憶データの読出し、伝達された書込み用の
データの書込みを行う複数のメモリチップから成る複数
のメモリバンク、並びに伝達されたアドレス信号及び制
御信号に従って前記内部アドレス信号及び内部制御信号
を発生して前記複数のメモリバンクごとにこれらメモリ
バンクの各メモリチップに伝達しこれら複数のメモリチ
ップの動作制御を行うと共に、前記複数のメモリチップ
への伝達された書込み用のデータの伝達制御、これら複
数のメモリチップからの読出しデータの送出制御を行う
メモリ制御集積回路を備えたメモリモジュールカード
と、このメモリモジュールカードの所定の位置に設置さ
れて上位システム回路が装備された上位システムカード
のコネクタと結合し前記上位システム回路からの前記ア
ドレス信号，制御信号及び書込み用のデータの前記メモ
リ制御集積回路への中継，伝達、前記メモリ制御集積回
路からの読出しデータの前記上位システム回路への中
継，伝達を行い前記メモリモジュールカードと共にシン
グル・インライン・メモリモジュールを形成するコネク
タとを有している。
【０００９】また、書き込み用のデータ及び読出しデー
タがコネクタの同一のピンを通して中継，伝達されるよ
うにして構成される。
タがコネクタの同一のピンを通して中継，伝達されるよ
うにして構成される。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１２】この実施例は、配列された複数のメモリセ
ルを含み伝達された内部アドレス信号ＡＤ１及び内部制
御信号ＣＮＴ１に従って上記複数のメモリセルのうちの
所定のメモリセルを選択してこのメモリセルに対し記憶
データの読出し、伝達された書込み用のデータＤＷ１の
書込みを行う複数の第１のＲＡＭチップＭＣ１１〜ＭＣ
１ｍから成る第１のメモリバンク１１１、同様に複数の
メモリセルを含み伝達された内部アドレス信号ＡＤ２及
び内部制御信号ＣＮＴ２に従って複数のメモリセルのう
ちの所定のメモリセルを選択してこのメモリセルに対し
記憶データの読出し、伝達された書込み用のデータＤＷ
２の書込みを行う複数の第２のＲＡＭチップＭＣ２１〜
ＭＣ２ｎから成る第２のメモリバンク１１２、並びにデ
ータ制御部１１４，アドレス制御部１１５及びアクセス
制御部１１６を含み、伝達されたアドレス信号ＡＤ，制
御信号ＣＮＴ及びバンク指定信号ＢＤに従って内部アド
レス信号ＡＤ１，ＡＤ２及び内部制御信号ＣＮＴ１，Ｃ
ＮＴ２を発生してメモリバンク１１１，１１２ごとにこ
れらメモリバンクの各ＲＡＭチップＭＣ１１〜ＭＣ１
ｍ，ＭＣ２１〜ＭＣ２ｎに伝達しこれらＲＡＭチップの
動作制御を行うと共に、これらＲＡＭチップへの伝達さ
れた書込み用のデータ（ＤＷ）の伝達制御、これらＲＡ
Ｍチップからの読出しデータ（ＤＲ１，ＤＲ２）の送出
制御を行うメモリ制御集積回路１１３を備えたメモリモ
ジュールカード１１０と、このメモリモジュールカード
１１０の所定の位置に設置されて上位システム回路２１
０が装備された上位システムカード２００のコネクタ２
２０と結合し、上位システム回路２１０からのアドレス
信号ＡＤ，制御信号ＣＮＴ，バンク指定信号ＢＤ及び書
込み用のデータＤＷのメモリ制御集積回路１１３への中
継，伝達、メモリ制御集積回路１１３からの読出しデー
タＤＲの上位システム回路２１０への中継，伝達を行い
メモリモジュールカード１１０と共にＳＩＭＭ型のメモ
リモジュール１００を形成するコネクタ１２０とを有す
る構成となっている。
ルを含み伝達された内部アドレス信号ＡＤ１及び内部制
御信号ＣＮＴ１に従って上記複数のメモリセルのうちの
所定のメモリセルを選択してこのメモリセルに対し記憶
データの読出し、伝達された書込み用のデータＤＷ１の
書込みを行う複数の第１のＲＡＭチップＭＣ１１〜ＭＣ
１ｍから成る第１のメモリバンク１１１、同様に複数の
メモリセルを含み伝達された内部アドレス信号ＡＤ２及
び内部制御信号ＣＮＴ２に従って複数のメモリセルのう
ちの所定のメモリセルを選択してこのメモリセルに対し
記憶データの読出し、伝達された書込み用のデータＤＷ
２の書込みを行う複数の第２のＲＡＭチップＭＣ２１〜
ＭＣ２ｎから成る第２のメモリバンク１１２、並びにデ
ータ制御部１１４，アドレス制御部１１５及びアクセス
制御部１１６を含み、伝達されたアドレス信号ＡＤ，制
御信号ＣＮＴ及びバンク指定信号ＢＤに従って内部アド
レス信号ＡＤ１，ＡＤ２及び内部制御信号ＣＮＴ１，Ｃ
ＮＴ２を発生してメモリバンク１１１，１１２ごとにこ
れらメモリバンクの各ＲＡＭチップＭＣ１１〜ＭＣ１
ｍ，ＭＣ２１〜ＭＣ２ｎに伝達しこれらＲＡＭチップの
動作制御を行うと共に、これらＲＡＭチップへの伝達さ
れた書込み用のデータ（ＤＷ）の伝達制御、これらＲＡ
Ｍチップからの読出しデータ（ＤＲ１，ＤＲ２）の送出
制御を行うメモリ制御集積回路１１３を備えたメモリモ
ジュールカード１１０と、このメモリモジュールカード
１１０の所定の位置に設置されて上位システム回路２１
０が装備された上位システムカード２００のコネクタ２
２０と結合し、上位システム回路２１０からのアドレス
信号ＡＤ，制御信号ＣＮＴ，バンク指定信号ＢＤ及び書
込み用のデータＤＷのメモリ制御集積回路１１３への中
継，伝達、メモリ制御集積回路１１３からの読出しデー
タＤＲの上位システム回路２１０への中継，伝達を行い
メモリモジュールカード１１０と共にＳＩＭＭ型のメモ
リモジュール１００を形成するコネクタ１２０とを有す
る構成となっている。
【００１３】図２はこの実施例の半導体記憶装置を上位
システムカード２００に実装したときの側面図である。
システムカード２００に実装したときの側面図である。
【００１４】この実施例においては、メモリモジュール
カード１１０内にメモリ制御集積回路１１３が装備され
ているので、コネクタ１２０，２２０で中継，伝達され
る信号は上位システム回路２１０からのアドレス信号Ａ
Ｄ，制御信号ＣＮＴ，バンク指定信号ＢＤ，書込み用の
データＤＷ及び上位システム回路２１０への読出しデー
タＤＲだけで済み、各メモリバンク１１１，１１２単位
で内部アドレス信号ＡＤ１，ＡＤ２、内部制御信号ＣＮ
Ｔ１，ＣＮＴ２、書込み用のデータＤＷ１，ＤＷ２、及
び読出しデータＤＲ１，ＤＲ２を中継，伝達していた従
来例に比べ、ほぼ１／２に削減される。従って、コネク
タ１２０，２２０のコストを低減することができ、また
小型化することができるので実装密度を上げることがで
きる。また、メモリ制御集積回路１１３と各ＲＡＭチッ
プＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｎとの距離が
接近してこれらの間の上記各信号の信号線長が短かくな
るので、これら信号のスキューが低減し、高速動作が可
能となる。
カード１１０内にメモリ制御集積回路１１３が装備され
ているので、コネクタ１２０，２２０で中継，伝達され
る信号は上位システム回路２１０からのアドレス信号Ａ
Ｄ，制御信号ＣＮＴ，バンク指定信号ＢＤ，書込み用の
データＤＷ及び上位システム回路２１０への読出しデー
タＤＲだけで済み、各メモリバンク１１１，１１２単位
で内部アドレス信号ＡＤ１，ＡＤ２、内部制御信号ＣＮ
Ｔ１，ＣＮＴ２、書込み用のデータＤＷ１，ＤＷ２、及
び読出しデータＤＲ１，ＤＲ２を中継，伝達していた従
来例に比べ、ほぼ１／２に削減される。従って、コネク
タ１２０，２２０のコストを低減することができ、また
小型化することができるので実装密度を上げることがで
きる。また、メモリ制御集積回路１１３と各ＲＡＭチッ
プＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｎとの距離が
接近してこれらの間の上記各信号の信号線長が短かくな
るので、これら信号のスキューが低減し、高速動作が可
能となる。
【００１５】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１６】この実施例は、上位システム回路２１０ａ
とメモリ制御集積回路１１３ａとの間の書込み用のデー
タＤＷと読出しデータＤＲとを同一の信号線，同一のコ
ネクタピンで伝達，中継するようにしたものである。従
って、コネクタ１２０ａ，２２０ａのピン数を更に低減
することができる。
とメモリ制御集積回路１１３ａとの間の書込み用のデー
タＤＷと読出しデータＤＲとを同一の信号線，同一のコ
ネクタピンで伝達，中継するようにしたものである。従
って、コネクタ１２０ａ，２２０ａのピン数を更に低減
することができる。
【００１７】なお、これに伴って、メモリ制御集積回路
１１３ａ及び上位システム回路２１０ａには、書込み用
のデータＤＷ及び読出しデータＤＲの切換え手段を設け
る必要がある。
１１３ａ及び上位システム回路２１０ａには、書込み用
のデータＤＷ及び読出しデータＤＲの切換え手段を設け
る必要がある。
【００１８】
【発明の効果】以上説明したように本発明は、メモリモ
ジュールカードにメモリ制御集積回路を装備する構成と
することにより、メモリモジュールのコネクタで中継，
伝達される信号数を、メモリバンクごとに必要としてい
た従来例に比べ大幅に低減することができるので、コネ
クタのコストを低減することができ、またコネクタを小
型化することができて実装密度を上げることができ、ま
た、メモリ制御集積回路とメモリチップとの間が接近し
てこれらの間の信号線の長さが短縮されるので、各信号
のスキューが低減し動作の高速化をはかることができる
効果がある。
ジュールカードにメモリ制御集積回路を装備する構成と
することにより、メモリモジュールのコネクタで中継，
伝達される信号数を、メモリバンクごとに必要としてい
た従来例に比べ大幅に低減することができるので、コネ
クタのコストを低減することができ、またコネクタを小
型化することができて実装密度を上げることができ、ま
た、メモリ制御集積回路とメモリチップとの間が接近し
てこれらの間の信号線の長さが短縮されるので、各信号
のスキューが低減し動作の高速化をはかることができる
効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の側面図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来の半導体記憶装置の一列を示すブロック図
である。
である。
１００，１００ａ，１００ｘ メモリモジュール １１０，１１０ａ，１１０ｘ メモリモジュールカー
ド １１１，１１２ メモリバンク １１３，１１３ａ メモリ制御集積回路 １１４ データ制御部 １１５ アドレス制御部 １１６ アクセス制御部 １２０，１２０ａ，１２０ｘ コネクタ ２００，２００ａ，２００ｘ 上位システムカード ２１０，２１０ａ，２１０ｘ 上位システム回路 ２２０，２２０ａ，２２０ｘ コネクタ ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｎ ＲＡＭチ
ップ
ド １１１，１１２ メモリバンク １１３，１１３ａ メモリ制御集積回路 １１４ データ制御部 １１５ アドレス制御部 １１６ アクセス制御部 １２０，１２０ａ，１２０ｘ コネクタ ２００，２００ａ，２００ｘ 上位システムカード ２１０，２１０ａ，２１０ｘ 上位システム回路 ２２０，２２０ａ，２２０ｘ コネクタ ＭＣ１１〜ＭＣ１ｍ，ＭＣ２１〜ＭＣ２ｎ ＲＡＭチ
ップ
Claims (3)
- 【請求項１】 配列された複数のメモリセルを含み伝達
された内部アドレス信号及び内部制御信号に従って前記
複数のメモリセルのうちの所定のメモリセルを選択して
このメモリセルに対し記憶データの読出し、伝達された
書込み用のデータの書込みを行う複数のメモリチップか
ら成る複数のメモリバンク、並びに伝達されたアドレス
信号及び制御信号に従って前記内部アドレス信号及び内
部制御信号を発生して前記複数のメモリバンクごとにこ
れらメモリバンクの各メモリチップに伝達しこれら複数
のメモリチップの動作制御を行うと共に、前記複数のメ
モリチップへの伝達された書込み用のデータの伝達制
御、これら複数のメモリチップからの読出しデータの送
出制御を行うメモリ制御集積回路を備えたメモリモジュ
ールカードと、このメモリモジュールカードの所定の位
置に設置されて上位システム回路が装備された上位シス
テムカードのコネクタと結合し前記上位システム回路か
らの前記アドレス信号，制御信号及び書込み用のデータ
の前記メモリ制御集積回路への中継，伝達、前記メモリ
制御集積回路からの読出しデータの前記上位システム回
路への中継，伝達を行い前記メモリモジュールカードと
共にシングル・インライン・メモリモジュールを形成す
るコネクタとを有することを特徴とする半導体記憶装
置。 - 【請求項２】 書き込み用のデータ及び読出しデータが
コネクタの同一のピンを通して中継，伝達されるように
した請求項１記載の半導体記憶装置。 - 【請求項３】 メモリ制御集積回路及び上位システム回
路に、書込み用のデータ及び読出しデータの切換え手段
を設けた請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133490A JPH086849A (ja) | 1994-06-16 | 1994-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133490A JPH086849A (ja) | 1994-06-16 | 1994-06-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086849A true JPH086849A (ja) | 1996-01-12 |
Family
ID=15105993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6133490A Pending JPH086849A (ja) | 1994-06-16 | 1994-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001098880A1 (en) * | 2000-06-21 | 2001-12-27 | Nec Corporation | High-speed memory system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6086642A (ja) * | 1983-10-18 | 1985-05-16 | Fujitsu Ltd | メモリ制御情報設定方式 |
| JPH0394354A (ja) * | 1989-09-07 | 1991-04-19 | Canon Inc | Ｉｃカード |
| JPH04153750A (ja) * | 1990-10-17 | 1992-05-27 | Fujitsu Ltd | 主記憶装置の制御システム |
| JPH05120129A (ja) * | 1991-05-15 | 1993-05-18 | Internatl Business Mach Corp <Ibm> | 多重バンク大域メモリ・カード |
-
1994
- 1994-06-16 JP JP6133490A patent/JPH086849A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001098880A1 (en) * | 2000-06-21 | 2001-12-27 | Nec Corporation | High-speed memory system |
| US7366821B2 (en) | 2000-06-21 | 2008-04-29 | Nec Corporation | High-speed memory system |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961119 |