JPH0896570A - ダイナミック型メモリ - Google Patents
ダイナミック型メモリInfo
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- JPH0896570A JPH0896570A JP6227614A JP22761494A JPH0896570A JP H0896570 A JPH0896570 A JP H0896570A JP 6227614 A JP6227614 A JP 6227614A JP 22761494 A JP22761494 A JP 22761494A JP H0896570 A JPH0896570 A JP H0896570A
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- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭのチップ内のデータパスを短くしてデ
ータ転送の高速化を図り、センスアンプキャッシュ方式
を採用した場合にキャッシュメモリのヒット率を上昇さ
せることが可能になる。 【構成】複数個に分割されて配置され、複数のバンクに
分割されて動作が制御される複数のサブアレイ１１と、
各サブアレイに対応してチップの第１の辺Ｘに平行に形
成され、対応するサブアレイのセンスアンプ２４からの
データを転送する複数のデータ線ＤＱｉと、複数のバン
クにおける各１個のサブアレイに対応するデータ線に共
通に接続されてそのデータを選択的に増幅し、チップの
第２の辺Ｙに平行に配置された複数のデータ線バッファ
・マルチプクサ１２と、これに対応して接続され、チッ
プの第２の辺に平行に配置された複数のデータ入／出力
パッド１３とを具備することを特徴とする。
ータ転送の高速化を図り、センスアンプキャッシュ方式
を採用した場合にキャッシュメモリのヒット率を上昇さ
せることが可能になる。 【構成】複数個に分割されて配置され、複数のバンクに
分割されて動作が制御される複数のサブアレイ１１と、
各サブアレイに対応してチップの第１の辺Ｘに平行に形
成され、対応するサブアレイのセンスアンプ２４からの
データを転送する複数のデータ線ＤＱｉと、複数のバン
クにおける各１個のサブアレイに対応するデータ線に共
通に接続されてそのデータを選択的に増幅し、チップの
第２の辺Ｙに平行に配置された複数のデータ線バッファ
・マルチプクサ１２と、これに対応して接続され、チッ
プの第２の辺に平行に配置された複数のデータ入／出力
パッド１３とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にデータの入出力経路に非常に高速のデータ転送
を要求されるダイナミック型メモリ（ＤＲＡＭ）に関す
る。
り、特にデータの入出力経路に非常に高速のデータ転送
を要求されるダイナミック型メモリ（ＤＲＡＭ）に関す
る。
【０００２】
【従来の技術】一般に、ダイナミック型メモリでは、メ
モリセルアレイを複数のセルアレイ（サブアレイ）に分
割し、そのうちの幾つかを同時に動作させるセルアレイ
分割動作方式が用いられている。この方式は、ロウ系動
作の消費電流の多くを占めるビット線の充放電電流を低
減するためである。サブアレイの分割数は動作速度とも
大きな関係がある。１つのサブアレイの規模が大きい
と、ワード線の容量が大きくなり過ぎてその立上がり速
度や立下がり速度が遅くなり、ビット線の容量が大きく
なり過ぎてビット線対間の電位差が小さくなり、センス
アンプによるビット線電位の増幅動作が遅くなり、メモ
リチップ全体の動作速度が遅くなる。従って、素子の微
細化に伴ってＤＲＡＭの記憶容量が大きくなればなるほ
ど、サブアレイの分割数は増える傾向にある。
モリセルアレイを複数のセルアレイ（サブアレイ）に分
割し、そのうちの幾つかを同時に動作させるセルアレイ
分割動作方式が用いられている。この方式は、ロウ系動
作の消費電流の多くを占めるビット線の充放電電流を低
減するためである。サブアレイの分割数は動作速度とも
大きな関係がある。１つのサブアレイの規模が大きい
と、ワード線の容量が大きくなり過ぎてその立上がり速
度や立下がり速度が遅くなり、ビット線の容量が大きく
なり過ぎてビット線対間の電位差が小さくなり、センス
アンプによるビット線電位の増幅動作が遅くなり、メモ
リチップ全体の動作速度が遅くなる。従って、素子の微
細化に伴ってＤＲＡＭの記憶容量が大きくなればなるほ
ど、サブアレイの分割数は増える傾向にある。
【０００３】一方、従来の汎用のＤＲＡＭのチップは、
多種類のビット構成（×１、＋４、×８、×１６など）
と、多種類のパッケージ構成（ＤＩＰ、ＳＯＪ、ＴＳＯ
Ｐ、ＺＩＰなど）に対応している。このために、図４に
示すように、各サブアレイ４１の近くにデータ線４２の
データを増幅するためのＤＱバッファ４３を配置し、全
てのＤＱバッファ４３のデータをチップ上の１カ所（図
４ではチップ中央）に配置されたマルチプレクサ４４に
集め、ビット構成に対応するビット数のデータをパッケ
ージ構成に対応する位置の入出力パッド（Ｉ／Ｏパッ
ド）４５に出力させている。
多種類のビット構成（×１、＋４、×８、×１６など）
と、多種類のパッケージ構成（ＤＩＰ、ＳＯＪ、ＴＳＯ
Ｐ、ＺＩＰなど）に対応している。このために、図４に
示すように、各サブアレイ４１の近くにデータ線４２の
データを増幅するためのＤＱバッファ４３を配置し、全
てのＤＱバッファ４３のデータをチップ上の１カ所（図
４ではチップ中央）に配置されたマルチプレクサ４４に
集め、ビット構成に対応するビット数のデータをパッケ
ージ構成に対応する位置の入出力パッド（Ｉ／Ｏパッ
ド）４５に出力させている。
【０００４】しかし、上記したＤＲＡＭのように、増加
の傾向にあるサブアレイからの読み出しデータの全てを
チップ上の１カ所に集中させる方式は、チップ内のデー
タパスが長くなり、データ転送の高速化を図る上で支障
が生じる。
の傾向にあるサブアレイからの読み出しデータの全てを
チップ上の１カ所に集中させる方式は、チップ内のデー
タパスが長くなり、データ転送の高速化を図る上で支障
が生じる。
【０００５】なお、専用のＤＲＡＭのチップでは、各Ｉ
／Ｏパッドをチップの一辺に集めたり、メモリ実装用の
印刷回路基板に垂直状態で表面実装し得る縦型パッケー
ジ（ＶＳＭＰ）を用いることにより、パッケージ内部の
リードフレームや回路基板上の配線を短くしてデータ転
送を高速化し、同時に、×８、×１６などの多ビット構
成を採用してデータ転送レートの向上を図ろうとする試
みがなされている。
／Ｏパッドをチップの一辺に集めたり、メモリ実装用の
印刷回路基板に垂直状態で表面実装し得る縦型パッケー
ジ（ＶＳＭＰ）を用いることにより、パッケージ内部の
リードフレームや回路基板上の配線を短くしてデータ転
送を高速化し、同時に、×８、×１６などの多ビット構
成を採用してデータ転送レートの向上を図ろうとする試
みがなされている。
【０００６】一方、コンピュータシステムで大量に使用
されるメモリとしては、低価格で実現可能なＤＲＡＭが
要求されている。また、コンピュータの分野では、マイ
クロプロセッサ（ＭＰＵ）の動作速度のＤＲＡＭの動作
速度との乖離は大きくなる一方であり、両者の間のデー
タ転送速度がシステム全体の性能を左右するボトルネッ
クになっている。これを解消するための様々な改良がな
されており、その代表的なものは、ＭＰＵのサイクルタ
イムとメインメモリのアクセス時間との差を埋めるため
に両者の間に置かれ、ＭＰＵの使用効率の向上を可能と
する高速メモリ（キャッシュメモリ）の採用である。
されるメモリとしては、低価格で実現可能なＤＲＡＭが
要求されている。また、コンピュータの分野では、マイ
クロプロセッサ（ＭＰＵ）の動作速度のＤＲＡＭの動作
速度との乖離は大きくなる一方であり、両者の間のデー
タ転送速度がシステム全体の性能を左右するボトルネッ
クになっている。これを解消するための様々な改良がな
されており、その代表的なものは、ＭＰＵのサイクルタ
イムとメインメモリのアクセス時間との差を埋めるため
に両者の間に置かれ、ＭＰＵの使用効率の向上を可能と
する高速メモリ（キャッシュメモリ）の採用である。
【０００７】キャッシュメモリとして、ＭＰＵからもＤ
ＲＡＭからも独立したＳＲＡＭで構成するもの、ＭＰＵ
チップ上に搭載されるオンチップ・キャッシュ（あるい
は、エンベデッド・メモリ）と称されるＳＲＡＭで構成
するもの（実際は、キャッシュメモリを搭載したＭＰＵ
が、さらに、別チップのＳＲＡＭキャッシュを持つ場合
もある。）、ＤＲＡＭチップ上に搭載されるＳＲＡＭセ
ルで構成するものがある。
ＲＡＭからも独立したＳＲＡＭで構成するもの、ＭＰＵ
チップ上に搭載されるオンチップ・キャッシュ（あるい
は、エンベデッド・メモリ）と称されるＳＲＡＭで構成
するもの（実際は、キャッシュメモリを搭載したＭＰＵ
が、さらに、別チップのＳＲＡＭキャッシュを持つ場合
もある。）、ＤＲＡＭチップ上に搭載されるＳＲＡＭセ
ルで構成するものがある。
【０００８】ＤＲＡＭチップ上にＳＲＡＭセルからなる
キャッシュを搭載する点については、1990 Symposium o
n VLSI Circuits,Digest of Technical Papers,pp 79-8
0 "A Circuit Design of Intelligent CDDRAM with Aut
omatic Write back Capability " なる文献に、１トラ
ンジスタ・１キャパシタのセルを用いたＤＲＡＭのカラ
ム毎にＳＲＡＭセルを付加し、これをキャッシュメモリ
として使用する技術が開示されている。また、この文献
には、読み出したいアドレスがキャッシュメモリにない
（ミスヒット）場合には、その時点でのキャッシュメモ
リの内容を該当するアドレスのＤＲＡＭセルに書き戻
し、その後、アクセスしたいアドレスのＤＲＡＭセルを
読み出す技術についても言及している。このようなキャ
ッシュ搭載型のＤＲＡＭは、キャッシュメモリを搭載し
たＭＰＵと併用することも可能である。 一方、ＤＲＡ
Ｍのビット線センスアンプをキャッシュメモリとして利
用し得る点について本願出願人の出願に係る特願平３−
４１３１６号（特開平４−２１２７８０号）に述べられ
ており、その具体的な構成例および制御動作例が本願出
願人の出願に係る特願平３−４１３１５号に述べられて
いる。
キャッシュを搭載する点については、1990 Symposium o
n VLSI Circuits,Digest of Technical Papers,pp 79-8
0 "A Circuit Design of Intelligent CDDRAM with Aut
omatic Write back Capability " なる文献に、１トラ
ンジスタ・１キャパシタのセルを用いたＤＲＡＭのカラ
ム毎にＳＲＡＭセルを付加し、これをキャッシュメモリ
として使用する技術が開示されている。また、この文献
には、読み出したいアドレスがキャッシュメモリにない
（ミスヒット）場合には、その時点でのキャッシュメモ
リの内容を該当するアドレスのＤＲＡＭセルに書き戻
し、その後、アクセスしたいアドレスのＤＲＡＭセルを
読み出す技術についても言及している。このようなキャ
ッシュ搭載型のＤＲＡＭは、キャッシュメモリを搭載し
たＭＰＵと併用することも可能である。 一方、ＤＲＡ
Ｍのビット線センスアンプをキャッシュメモリとして利
用し得る点について本願出願人の出願に係る特願平３−
４１３１６号（特開平４−２１２７８０号）に述べられ
ており、その具体的な構成例および制御動作例が本願出
願人の出願に係る特願平３−４１３１５号に述べられて
いる。
【０００９】さらに、本願出願人の出願に係る特願平４
−１３１０９５号により、ＤＲＡＭのメモリ領域を複数
のサブアレイに分割して各サブアレイを互いに独立して
動作させ、ビット線センスアンプをキャッシュメモリと
して使うことにより、キャッシュメモリのヒット率を上
昇させ得るＤＲＡＭが提案されている。
−１３１０９５号により、ＤＲＡＭのメモリ領域を複数
のサブアレイに分割して各サブアレイを互いに独立して
動作させ、ビット線センスアンプをキャッシュメモリと
して使うことにより、キャッシュメモリのヒット率を上
昇させ得るＤＲＡＭが提案されている。
【００１０】このＤＲＡＭにおいては、複数のサブアレ
イ毎に、そのセンスアンプが互いに異なるアドレスに対
応するロウから抽出されたデ−タを保持するので、選択
状態にあるロウへデ−タアクセス要求がくる（ヒット）
確率を上昇させることができ、選択状態にあるロウへデ
−タアクセス要求がこない（ミス）確率と上記ヒットの
確率との平均値により決まるデ−タアクセスタイムの平
均値を小さくできる。
イ毎に、そのセンスアンプが互いに異なるアドレスに対
応するロウから抽出されたデ−タを保持するので、選択
状態にあるロウへデ−タアクセス要求がくる（ヒット）
確率を上昇させることができ、選択状態にあるロウへデ
−タアクセス要求がこない（ミス）確率と上記ヒットの
確率との平均値により決まるデ−タアクセスタイムの平
均値を小さくできる。
【００１１】ここで、センスアンプキャッシュ方式を簡
単に説明しておく。いま、ＤＲＡＭがＭＰＵ等からのア
クセスを待機している状態を考える。この時、あるロウ
アドレスのメモリセル群からの読み出しデータをセンス
アンプ群にラッチしておくものとする。
単に説明しておく。いま、ＤＲＡＭがＭＰＵ等からのア
クセスを待機している状態を考える。この時、あるロウ
アドレスのメモリセル群からの読み出しデータをセンス
アンプ群にラッチしておくものとする。
【００１２】もし、上記したようにセンスアンプ群にデ
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
ータがラッチされているロウアドレスと同じロウアドレ
スのアクセスがあった場合（ヒット時）は、ロウ系の動
作を省略してカラム系の動作のみでデータを出力するこ
とができるようになり、ロウ系の動作分のアクセスタイ
ムを低減することができる。
【００１３】これに対して、センスアンプ群にデータが
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチしておく
必要がある。このミスの場合には、キャッシュ方式を用
いない場合よりも、アクセスタイムが余計にかかる。
ラッチされていないロウアドレスにアクセスがあった場
合（ミス時）は、センスアンプ群のデータをメモリセル
に書き戻した後（または、単にセンスアンプ群のイコラ
イズ動作後）に、新たなロウアドレスのメモリセル群か
らの読み出しデータをセンスアンプ群にラッチしておく
必要がある。このミスの場合には、キャッシュ方式を用
いない場合よりも、アクセスタイムが余計にかかる。
【００１４】そこで、キャッシュメモリのヒット率が小
さいと、システムの平均的なアクセスタイムが長くなる
危険性があり、ヒット率を上昇させることが、システム
の平均的なアクセスタイムを短くする上で重要である。
さいと、システムの平均的なアクセスタイムが長くなる
危険性があり、ヒット率を上昇させることが、システム
の平均的なアクセスタイムを短くする上で重要である。
【００１５】キャッシュメモリのヒット率を上昇させる
ために、キャッシュメモリの容量を増大させる方法、キ
ャッシュメモリを幾つかのバンクに分ける方法がある。
上記したようにキャッシュメモリの容量を増大させる方
法をセンスアンプキャッシュ方式に適用する場合、デー
タをラッチした状態でアクセスを待つセンスアンプの数
を増大させることを意味する。一般に、大容量メモリ
は、前述したように各サブアレイのうちの幾つかを同時
に活性化させる部分活性化を行う。その際、ロウ系の動
作をさせないサブアレイに関連したセンスアンプは、デ
ータを保持させないのが一般的である。しかし、上記し
たようなロウ系の動作をさせないサブアレイに関連した
センスアンプにもデータを保持させたままにしておくこ
とにより、アクセスを待機している状態でデータを保持
しているセンスアンプ数を増大させ、キャッシュメモリ
の容量を増大させてそのヒット率を上昇させることがで
きる。
ために、キャッシュメモリの容量を増大させる方法、キ
ャッシュメモリを幾つかのバンクに分ける方法がある。
上記したようにキャッシュメモリの容量を増大させる方
法をセンスアンプキャッシュ方式に適用する場合、デー
タをラッチした状態でアクセスを待つセンスアンプの数
を増大させることを意味する。一般に、大容量メモリ
は、前述したように各サブアレイのうちの幾つかを同時
に活性化させる部分活性化を行う。その際、ロウ系の動
作をさせないサブアレイに関連したセンスアンプは、デ
ータを保持させないのが一般的である。しかし、上記し
たようなロウ系の動作をさせないサブアレイに関連した
センスアンプにもデータを保持させたままにしておくこ
とにより、アクセスを待機している状態でデータを保持
しているセンスアンプ数を増大させ、キャッシュメモリ
の容量を増大させてそのヒット率を上昇させることがで
きる。
【００１６】また、前記したようにキャッシュメモリを
幾つかのバンクに分ける方法をセンスアンプキャッシュ
方式に適用する場合、センスアンプ群を複数のバンクに
分けることを意味する。汎用のＤＲＡＭでは、通常、複
数のサブアレイに関連したセンスアンプが同じタイミン
グで、センス・ラッチ・イコライズなどの動作を行って
いる。その際、前記したようにロウ系の動作をさせない
サブアレイに関連したセンスアンプは、データを保持し
たまま待機しているようにすることが可能になる。ここ
で、同時に動作するセンスアンプ群をバンクと呼ぶが、
キャッシュメモリのヒット率を上昇させるためのバンク
分けの仕方には、次に述べるようないくつかの条件があ
る。（１）バンク毎に独立のセンスアンプを持つこと。
（２）各バンクのセンスアンプは、他のバンクのロウア
ドレスに関係なく、自己のバンクのデータを保持できる
こと。つまり、ロウ系の動作をしていないバンクのセン
スアンプは、他のバンクのロウアドレスに関係なく、自
己が属するバンクのデータを保持し続けることができる
こと。（３）各バンクは、全ての入／出力パッドに対す
るデータパスを持つこと。つまり、キャッシュメモリに
対するアクセスはある特定のバンクに対して行われる
が、多ビット構成のＤＲＡＭの場合には、上記アクセス
されているバンクから全ての入／出力パッドに同じタイ
ミングでデータを供給する必要があるからである。
幾つかのバンクに分ける方法をセンスアンプキャッシュ
方式に適用する場合、センスアンプ群を複数のバンクに
分けることを意味する。汎用のＤＲＡＭでは、通常、複
数のサブアレイに関連したセンスアンプが同じタイミン
グで、センス・ラッチ・イコライズなどの動作を行って
いる。その際、前記したようにロウ系の動作をさせない
サブアレイに関連したセンスアンプは、データを保持し
たまま待機しているようにすることが可能になる。ここ
で、同時に動作するセンスアンプ群をバンクと呼ぶが、
キャッシュメモリのヒット率を上昇させるためのバンク
分けの仕方には、次に述べるようないくつかの条件があ
る。（１）バンク毎に独立のセンスアンプを持つこと。
（２）各バンクのセンスアンプは、他のバンクのロウア
ドレスに関係なく、自己のバンクのデータを保持できる
こと。つまり、ロウ系の動作をしていないバンクのセン
スアンプは、他のバンクのロウアドレスに関係なく、自
己が属するバンクのデータを保持し続けることができる
こと。（３）各バンクは、全ての入／出力パッドに対す
るデータパスを持つこと。つまり、キャッシュメモリに
対するアクセスはある特定のバンクに対して行われる
が、多ビット構成のＤＲＡＭの場合には、上記アクセス
されているバンクから全ての入／出力パッドに同じタイ
ミングでデータを供給する必要があるからである。
【００１７】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭは、増加の傾向にあるサブアレイからの読み出
しデータの全てをチップ上の１カ所に集中させるので、
チップ内のデータパスが長くなり、データ転送の高速化
を図る上で支障が生じるという問題があった。
ＤＲＡＭは、増加の傾向にあるサブアレイからの読み出
しデータの全てをチップ上の１カ所に集中させるので、
チップ内のデータパスが長くなり、データ転送の高速化
を図る上で支障が生じるという問題があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、チップ内のデータパスが短くなり、データ転
送の高速化を図ることができ、センスアンプキャッシュ
方式を採用した場合にはキャッシュメモリのヒット率を
上昇させることが可能になるダイナミック型メモリを提
供することを目的とする。
たもので、チップ内のデータパスが短くなり、データ転
送の高速化を図ることができ、センスアンプキャッシュ
方式を採用した場合にはキャッシュメモリのヒット率を
上昇させることが可能になるダイナミック型メモリを提
供することを目的とする。
【００１９】
【課題を解決するための手段】本発明のダイナミック型
メモリは、それぞれ行列状に配置されたダイナミック型
のメモリセルのアレイを有し、それぞれメモリチップの
互いに垂直な方向の第１の辺および第２の辺に沿って複
数個に分割されて配置され、複数のバンクに分割されて
動作が制御される複数のサブアレイと、上記各サブアレ
イにおいて同一行のメモリセルに接続され、それぞれ前
記メモリチップの第１の辺に平行に形成された複数のワ
ード線と、それぞれ前記各サブアレイにおいて同一列の
メモリセルに接続され、前記メモリチップの第１の辺に
対して垂直な第２の辺に平行に形成された複数のビット
線と、それぞれ前記各サブアレイにおいて選択された行
のメモリセルから読み出された電位をセンス増幅する複
数のセンスアンプと、それぞれ前記各サブアレイに対応
して前記ワード線に平行に形成され、対応するサブアレ
イの前記複数のセンスアンプのうちの選択された列のセ
ンスアンプからのデータを転送するための複数のデータ
線と、それぞれ前記複数のバンクにおける各１個のサブ
アレイに対応する複数のデータ線に共通に接続され、上
記複数のデータ線からのデータを選択的に増幅し、前記
メモリチップの第２の辺に平行に配置された複数のデー
タ線バッファ・マルチプクサと、それぞれ上記複数のデ
ータ線バッファ・マルチプクサに対応して接続され、上
記複数のデータ線バッファ・マルチプクサよりも前記メ
モリチップの第２の辺に近い位置で上記第２の辺に平行
に配置された複数のデータ入／出力パッドとを具備する
ことを特徴とする。
メモリは、それぞれ行列状に配置されたダイナミック型
のメモリセルのアレイを有し、それぞれメモリチップの
互いに垂直な方向の第１の辺および第２の辺に沿って複
数個に分割されて配置され、複数のバンクに分割されて
動作が制御される複数のサブアレイと、上記各サブアレ
イにおいて同一行のメモリセルに接続され、それぞれ前
記メモリチップの第１の辺に平行に形成された複数のワ
ード線と、それぞれ前記各サブアレイにおいて同一列の
メモリセルに接続され、前記メモリチップの第１の辺に
対して垂直な第２の辺に平行に形成された複数のビット
線と、それぞれ前記各サブアレイにおいて選択された行
のメモリセルから読み出された電位をセンス増幅する複
数のセンスアンプと、それぞれ前記各サブアレイに対応
して前記ワード線に平行に形成され、対応するサブアレ
イの前記複数のセンスアンプのうちの選択された列のセ
ンスアンプからのデータを転送するための複数のデータ
線と、それぞれ前記複数のバンクにおける各１個のサブ
アレイに対応する複数のデータ線に共通に接続され、上
記複数のデータ線からのデータを選択的に増幅し、前記
メモリチップの第２の辺に平行に配置された複数のデー
タ線バッファ・マルチプクサと、それぞれ上記複数のデ
ータ線バッファ・マルチプクサに対応して接続され、上
記複数のデータ線バッファ・マルチプクサよりも前記メ
モリチップの第２の辺に近い位置で上記第２の辺に平行
に配置された複数のデータ入／出力パッドとを具備する
ことを特徴とする。
【００２０】
【作用】各サブアレイに対応して設けられているデータ
線の全てがワード線に平行に形成されており、データ線
バッファ・マルチプクサ群と入／出力パッド群とがメモ
リチップの同じ辺（ビット線に平行な第２の辺）に集中
している。
線の全てがワード線に平行に形成されており、データ線
バッファ・マルチプクサ群と入／出力パッド群とがメモ
リチップの同じ辺（ビット線に平行な第２の辺）に集中
している。
【００２１】このようにデータ線群やデータ線バッファ
・マルチプクサ群、入／出力パッド群の配置が工夫され
ているので、チップ内のデータパスが短くなり、データ
転送の高速化を図ることが可能になる。
・マルチプクサ群、入／出力パッド群の配置が工夫され
ているので、チップ内のデータパスが短くなり、データ
転送の高速化を図ることが可能になる。
【００２２】また、相異なるバンクの各１個のサブアレ
イに対応する複数のデータ線に共通にデータ線バッファ
・マルチプクサが接続されており、各バンクは、全ての
入／出力パッド群に対するデータパスを持っている。従
って、各サブアレイのセンスアンプ群をキャッシュメモ
リとして用いるセンスアンプキャッシュ方式を採用した
場合に、複数のバンクのデータをマルチプクスすること
が可能になるので、キャッシュメモリのヒット率を上昇
させることが可能になる。
イに対応する複数のデータ線に共通にデータ線バッファ
・マルチプクサが接続されており、各バンクは、全ての
入／出力パッド群に対するデータパスを持っている。従
って、各サブアレイのセンスアンプ群をキャッシュメモ
リとして用いるセンスアンプキャッシュ方式を採用した
場合に、複数のバンクのデータをマルチプクスすること
が可能になるので、キャッシュメモリのヒット率を上昇
させることが可能になる。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのチップにおけるサブアレイ１１、ＤＱバッファ・マ
ルチプレクサ１２、Ｉ／Ｏパッド１３の配置例を示して
いる。
に説明する。図１は、本発明の第１実施例に係るＤＲＡ
Ｍのチップにおけるサブアレイ１１、ＤＱバッファ・マ
ルチプレクサ１２、Ｉ／Ｏパッド１３の配置例を示して
いる。
【００２４】図２は、図１中の１個のサブアレイ１１、
１個のＤＱバッファ・マルチプレクサ１２、１個のＩ／
Ｏパッド１３を取り出してその一例を示している。図
１、図２に示すように、複数のサブアレイ１１は、それ
ぞれ行列状に配置されたダイナミック型のメモリセルＭ
Ｃのアレイを有し、それぞれメモリチップ１０の互いに
垂直な方向の第１の辺Ｘおよび第２の辺Ｙに沿って複数
個に分割されて配置され、複数のバンクに分割されて動
作が制御される。本実施例では、前記メモリチップの第
１の辺Ｘに沿って複数個（本例では２個）に分割されて
配置されているサブアレイ１１群を単位として複数（本
例では２個）のバンクに分割されている。
１個のＤＱバッファ・マルチプレクサ１２、１個のＩ／
Ｏパッド１３を取り出してその一例を示している。図
１、図２に示すように、複数のサブアレイ１１は、それ
ぞれ行列状に配置されたダイナミック型のメモリセルＭ
Ｃのアレイを有し、それぞれメモリチップ１０の互いに
垂直な方向の第１の辺Ｘおよび第２の辺Ｙに沿って複数
個に分割されて配置され、複数のバンクに分割されて動
作が制御される。本実施例では、前記メモリチップの第
１の辺Ｘに沿って複数個（本例では２個）に分割されて
配置されているサブアレイ１１群を単位として複数（本
例では２個）のバンクに分割されている。
【００２５】上記各サブアレイ１１においては、同一行
のメモリセルＭＣに接続され、それぞれ前記メモリチッ
プの第１の辺Ｘに平行に形成された複数のワード線ＷＬ
ｉと、同一列のメモリセルＭＣに接続され、前記メモリ
チップの第１の辺に対して垂直な第２の辺Ｙに平行に形
成された複数のビット線ＢＬｉとを備えている。上記複
数のワード線ＷＬｉは、ロウデコーダ２１により選択さ
れ、上記複数のビット線ＢＬｉは、カラムデコーダ２１
により選択される列選択回路２３により選択される。さ
らに、上記各サブアレイ１１には、前記ロウデコーダ２
１により選択された行のメモリセルから読み出された電
位をセンス増幅する複数のセンスアンプ２４が設けられ
ている。
のメモリセルＭＣに接続され、それぞれ前記メモリチッ
プの第１の辺Ｘに平行に形成された複数のワード線ＷＬ
ｉと、同一列のメモリセルＭＣに接続され、前記メモリ
チップの第１の辺に対して垂直な第２の辺Ｙに平行に形
成された複数のビット線ＢＬｉとを備えている。上記複
数のワード線ＷＬｉは、ロウデコーダ２１により選択さ
れ、上記複数のビット線ＢＬｉは、カラムデコーダ２１
により選択される列選択回路２３により選択される。さ
らに、上記各サブアレイ１１には、前記ロウデコーダ２
１により選択された行のメモリセルから読み出された電
位をセンス増幅する複数のセンスアンプ２４が設けられ
ている。
【００２６】複数のデータ線ＤＱｉは、それぞれ前記各
サブアレイ１１に対応して前記ワード線ＷＬｉに平行に
形成され、対応するサブアレイ１１の前記複数のセンス
アンプ２４のうちの選択された列のセンスアンプからの
データを転送するためのものである。
サブアレイ１１に対応して前記ワード線ＷＬｉに平行に
形成され、対応するサブアレイ１１の前記複数のセンス
アンプ２４のうちの選択された列のセンスアンプからの
データを転送するためのものである。
【００２７】複数のデータ線バッファ（ＤＱバッファ）
・マルチプクサ１２は、それぞれ前記複数のバンクにお
ける各１個のサブアレイ１１に対応する複数のデータ線
ＤＱｉに共通に接続され、上記複数のデータ線ＤＱｉか
らのデータを選択的に増幅するものであり、前記メモリ
チップの第２の辺Ｙに平行に配置されている。
・マルチプクサ１２は、それぞれ前記複数のバンクにお
ける各１個のサブアレイ１１に対応する複数のデータ線
ＤＱｉに共通に接続され、上記複数のデータ線ＤＱｉか
らのデータを選択的に増幅するものであり、前記メモリ
チップの第２の辺Ｙに平行に配置されている。
【００２８】複数のデータ入／出力（Ｉ／Ｏ）パッド１
３は、それぞれ上記複数のデータ線バッファ・マルチプ
クサ１２に対応して接続され、上記複数のデータ線バッ
ファ・マルチプクサ１２よりも前記メモリチップの第２
の辺Ｙに近い位置で上記第２の辺に平行に配置されてい
る。
３は、それぞれ上記複数のデータ線バッファ・マルチプ
クサ１２に対応して接続され、上記複数のデータ線バッ
ファ・マルチプクサ１２よりも前記メモリチップの第２
の辺Ｙに近い位置で上記第２の辺に平行に配置されてい
る。
【００２９】なお、上記ＤＱバッファ・マルチプクサ１
２と２個のバンクの各データ線ＤＱｉとの接続に関し
て、相異なるバンクの各データ線ＤＱｉ同士を接続する
と、データ線ＤＱｉの負荷容量が大きくなってデータ転
送の遅延時間が大きくなるので好ましくない。そこで、
ＤＱバッファ・マルチプクサ１２のうちのマルチプクサ
は、例えば図示のように、相異なるバンクの各データ線
ＤＱｉにそれぞれ対応してスイッチ素子（例えばＭＯＳ
トランジスタ２５）が直列に挿入接続されてなる。これ
により、相異なるバンクに対して選択的にＤＱバッファ
によるデータの入／出力動作を許可することが可能にな
る。
２と２個のバンクの各データ線ＤＱｉとの接続に関し
て、相異なるバンクの各データ線ＤＱｉ同士を接続する
と、データ線ＤＱｉの負荷容量が大きくなってデータ転
送の遅延時間が大きくなるので好ましくない。そこで、
ＤＱバッファ・マルチプクサ１２のうちのマルチプクサ
は、例えば図示のように、相異なるバンクの各データ線
ＤＱｉにそれぞれ対応してスイッチ素子（例えばＭＯＳ
トランジスタ２５）が直列に挿入接続されてなる。これ
により、相異なるバンクに対して選択的にＤＱバッファ
によるデータの入／出力動作を許可することが可能にな
る。
【００３０】また、相異なるバンクの各データ線ＤＱｉ
のうち、前記Ｉ／Ｏパッド１３から遠い側に位置するサ
ブアレイに対応するデータ線（本例ではＤＱ２、ＤＱ
４、…）は、上記Ｉ／Ｏパッド１３に近い側に位置する
サブアレイに対応するデータ線（本例ではＤＱ１、ＤＱ
３、…）よりも長くなる。そこで、ＤＱバッファ・マル
チプクサ１２に共通に接続されている両データ線の配線
抵抗をほぼ等しくするために、Ｉ／Ｏパッド１３から遠
い側に位置するサブアレイに対応するデータ線の配線抵
抗の増大を抑制するように、Ｉ／Ｏパッド１３に近い側
に位置するサブアレイに対応するデータ線よりも太く形
成しておくことが望ましい。
のうち、前記Ｉ／Ｏパッド１３から遠い側に位置するサ
ブアレイに対応するデータ線（本例ではＤＱ２、ＤＱ
４、…）は、上記Ｉ／Ｏパッド１３に近い側に位置する
サブアレイに対応するデータ線（本例ではＤＱ１、ＤＱ
３、…）よりも長くなる。そこで、ＤＱバッファ・マル
チプクサ１２に共通に接続されている両データ線の配線
抵抗をほぼ等しくするために、Ｉ／Ｏパッド１３から遠
い側に位置するサブアレイに対応するデータ線の配線抵
抗の増大を抑制するように、Ｉ／Ｏパッド１３に近い側
に位置するサブアレイに対応するデータ線よりも太く形
成しておくことが望ましい。
【００３１】また、相異なるバンクの各データ線ＤＱｉ
のうち、Ｉ／Ｏパッドから遠い側に位置するサブアレイ
に対応するデータ線は、Ｉ／Ｏパッドに近い側に位置す
るサブアレイの近傍（あるいはサブアレイ上）を通過し
ている。
のうち、Ｉ／Ｏパッドから遠い側に位置するサブアレイ
に対応するデータ線は、Ｉ／Ｏパッドに近い側に位置す
るサブアレイの近傍（あるいはサブアレイ上）を通過し
ている。
【００３２】上記第１実施例のＤＲＡＭにおいては、各
サブアレイ１１に対応して設けられているデータ線ＤＱ
ｉの全てがワード線ＷＬｉに平行に形成されており、デ
ータ線バッファ・マルチプクサ１２群とＩ／Ｏパッド１
３群とがメモリチップ１０の同じ辺（ビット線に平行な
第２の辺Ｙ）に集中している。
サブアレイ１１に対応して設けられているデータ線ＤＱ
ｉの全てがワード線ＷＬｉに平行に形成されており、デ
ータ線バッファ・マルチプクサ１２群とＩ／Ｏパッド１
３群とがメモリチップ１０の同じ辺（ビット線に平行な
第２の辺Ｙ）に集中している。
【００３３】このようにデータ線ＤＱｉ群やデータ線バ
ッファ・マルチプクサ１２群、Ｉ／Ｏパッド１３群の配
置が工夫されているので、チップ１０内のデータパスが
短くなり、パッケージ内部のリードフレームやメモリ実
装用回路基板上の配線を短くすることが容易になり、デ
ータ転送の高速化を図ることが可能になる。
ッファ・マルチプクサ１２群、Ｉ／Ｏパッド１３群の配
置が工夫されているので、チップ１０内のデータパスが
短くなり、パッケージ内部のリードフレームやメモリ実
装用回路基板上の配線を短くすることが容易になり、デ
ータ転送の高速化を図ることが可能になる。
【００３４】また、本実施例では、複数のサブアレイ１
１は、メモリチップの第１の辺Ｘ（図中では上下方向）
に沿って２個に分割されて配置されているサブアレイ１
１群を単位として２個のバンクに分割されている。そし
て、相異なるバンクの各１個のサブアレイに対応する複
数のデータ線ＤＱｉに共通にデータ線バッファ・マルチ
プクサ１２が接続されており、各バンクは、全てのＩ／
Ｏパッド１３群に対するデータパスを持っている。
１は、メモリチップの第１の辺Ｘ（図中では上下方向）
に沿って２個に分割されて配置されているサブアレイ１
１群を単位として２個のバンクに分割されている。そし
て、相異なるバンクの各１個のサブアレイに対応する複
数のデータ線ＤＱｉに共通にデータ線バッファ・マルチ
プクサ１２が接続されており、各バンクは、全てのＩ／
Ｏパッド１３群に対するデータパスを持っている。
【００３５】従って、各サブアレイ毎に独立に設けられ
ているセンスアンプ群をキャッシュメモリとして用いる
センスアンプキャッシュ方式を採用した場合に、各バン
ク毎のデータを独立に読み出すことが可能になり、キャ
ッシュメモリのヒット率を上昇させることが可能にな
る。この場合、各バンクのセンスアンプ群を、他のバン
クのアクセスに関係なく自己のバンクのアクセス待機状
態でもデータを保持し続けるように制御し得るように構
成することにより、データをラッチしているセンスアン
プ数を増大させ、キャッシュメモリのヒット率をさらに
上昇させることが可能になる。
ているセンスアンプ群をキャッシュメモリとして用いる
センスアンプキャッシュ方式を採用した場合に、各バン
ク毎のデータを独立に読み出すことが可能になり、キャ
ッシュメモリのヒット率を上昇させることが可能にな
る。この場合、各バンクのセンスアンプ群を、他のバン
クのアクセスに関係なく自己のバンクのアクセス待機状
態でもデータを保持し続けるように制御し得るように構
成することにより、データをラッチしているセンスアン
プ数を増大させ、キャッシュメモリのヒット率をさらに
上昇させることが可能になる。
【００３６】なお、センスアンプキャッシュ方式を採用
する場合には、前述した本願出願人の出願に係る特願平
４−１３１０９５号に詳細に開示されている構成と同様
に、図２中に点線で示すように、各サブアレイ毎にロウ
アドレスを保持するレジスタ回路２６と、このレジスタ
回路２６に保持されているロウアドレス（選択されたロ
ウに対応するロウアドレス）と新たに与えられるロウア
ドレスとを比較するコンパレータ２７が設けられる。
する場合には、前述した本願出願人の出願に係る特願平
４−１３１０９５号に詳細に開示されている構成と同様
に、図２中に点線で示すように、各サブアレイ毎にロウ
アドレスを保持するレジスタ回路２６と、このレジスタ
回路２６に保持されているロウアドレス（選択されたロ
ウに対応するロウアドレス）と新たに与えられるロウア
ドレスとを比較するコンパレータ２７が設けられる。
【００３７】そして、アクセスの対象となるサブアレイ
にアクセス要求とアドレスが供給されると、コンパレー
タ２７は２つのロウアドレス入力を比較し、互いのロウ
アドレスが一致した場合にはヒットした旨を知らせるヒ
ット信号を出力し、不一致の場合にはミスした旨を知ら
せるミス信号を出力する。ヒット信号が出力した場合に
は、ロウ系が動作することなくカラムアドレスに応じた
カラムのデータが読み出される。ミス信号が出力した場
合には、レジスタ回路２６、ワード線ＷＬｉ、センスア
ンプ２４がそれぞれ一旦リセットされた後、新たに与え
られたロウアドレスがレジスタ回路２６にセットされ、
レジスタ回路２６に新たに保持されたロウアドレスに応
じてロウ系が動作する。そして、再びアクセス要求とア
ドレスが供給され、ヒットの判定が行われ、ロウ系が動
作することなくカラムアドレスに応じたカラムのデータ
が読み出されるようになる。上記したような動作は、ア
クセスの対象となる複数のサブアレイ１１に対してアク
セス要求が順次供給されることにより、複数のサブアレ
イ１１で順次行われる。この場合、各サブアレイ１１に
おいては、ミスとなったロウのみを選択し直すことが可
能であり、ミスが発生する毎に全てのロウを再選択する
必要はない。
にアクセス要求とアドレスが供給されると、コンパレー
タ２７は２つのロウアドレス入力を比較し、互いのロウ
アドレスが一致した場合にはヒットした旨を知らせるヒ
ット信号を出力し、不一致の場合にはミスした旨を知ら
せるミス信号を出力する。ヒット信号が出力した場合に
は、ロウ系が動作することなくカラムアドレスに応じた
カラムのデータが読み出される。ミス信号が出力した場
合には、レジスタ回路２６、ワード線ＷＬｉ、センスア
ンプ２４がそれぞれ一旦リセットされた後、新たに与え
られたロウアドレスがレジスタ回路２６にセットされ、
レジスタ回路２６に新たに保持されたロウアドレスに応
じてロウ系が動作する。そして、再びアクセス要求とア
ドレスが供給され、ヒットの判定が行われ、ロウ系が動
作することなくカラムアドレスに応じたカラムのデータ
が読み出されるようになる。上記したような動作は、ア
クセスの対象となる複数のサブアレイ１１に対してアク
セス要求が順次供給されることにより、複数のサブアレ
イ１１で順次行われる。この場合、各サブアレイ１１に
おいては、ミスとなったロウのみを選択し直すことが可
能であり、ミスが発生する毎に全てのロウを再選択する
必要はない。
【００３８】図３は、本発明の第２実施例に係るＤＲＡ
Ｍのチップにおけるサブアレイ１１、ＤＱバッファ・マ
ルチプレクサ１２、Ｉ／Ｏパッド１３の配置例を示して
いる。
Ｍのチップにおけるサブアレイ１１、ＤＱバッファ・マ
ルチプレクサ１２、Ｉ／Ｏパッド１３の配置例を示して
いる。
【００３９】この第２実施例では、前記第１実施例と比
べて、サブアレイ１１群をメモリチップの第２の辺Ｙに
沿って例えば２個のバンクに分割するように上記第２の
辺Ｙに沿って２分割している点が異なり、その他は同じ
であるので、図１中と同一符号を付している。上記第２
実施例のＤＲＡＭにおいても、前記第１実施例のＤＲＡ
Ｍと同様に準じた動作が可能であり、第１実施例のＤＲ
ＡＭとほぼ同様の効果が得られる。
べて、サブアレイ１１群をメモリチップの第２の辺Ｙに
沿って例えば２個のバンクに分割するように上記第２の
辺Ｙに沿って２分割している点が異なり、その他は同じ
であるので、図１中と同一符号を付している。上記第２
実施例のＤＲＡＭにおいても、前記第１実施例のＤＲＡ
Ｍと同様に準じた動作が可能であり、第１実施例のＤＲ
ＡＭとほぼ同様の効果が得られる。
【００４０】
【発明の効果】上述したように本発明のＤＲＡＭによれ
ば、チップ内のデータパスが短くなり、データ転送の高
速化を図ることができ、センスアンプキャッシュ方式を
採用した場合にはキャッシュメモリのヒット率を上昇さ
せることが可能になる。
ば、チップ内のデータパスが短くなり、データ転送の高
速化を図ることができ、センスアンプキャッシュ方式を
採用した場合にはキャッシュメモリのヒット率を上昇さ
せることが可能になる。
【図１】本発明の第１実施例に係るＤＲＡＭのチップに
おけるサブアレイ、ＤＱバッファ、マルチプレクサ、Ｉ
／Ｏパッドの配置例を示す図。
おけるサブアレイ、ＤＱバッファ、マルチプレクサ、Ｉ
／Ｏパッドの配置例を示す図。
【図２】図１中の１個のサブアレイ、１個のＤＱバッフ
ァ、１個のマルチプレクサ、１個のＩ／Ｏパッドを取り
出してその一例を示す回路図。
ァ、１個のマルチプレクサ、１個のＩ／Ｏパッドを取り
出してその一例を示す回路図。
【図３】本発明の第２実施例に係るＤＲＡＭのチップに
おけるサブアレイ、ＤＱバッファ、マルチプレクサ、Ｉ
／Ｏパッドの配置例を示す図。
おけるサブアレイ、ＤＱバッファ、マルチプレクサ、Ｉ
／Ｏパッドの配置例を示す図。
【図４】従来の汎用のＤＲＡＭのチップにおけるサブア
レイ、ＤＱバッファ、マルチプレクサ、Ｉ／Ｏパッドの
配置例を示す図。
レイ、ＤＱバッファ、マルチプレクサ、Ｉ／Ｏパッドの
配置例を示す図。
１０…メモリチップ、Ｘ…第１の辺、Ｙ…第２の辺、１
１…サブアレイ、ＭＣ…メモリセル、ＷＬｉ…ワード
線、ＢＬｉ…ビット線、ＤＱｉ…データ線、１２…ＤＱ
バッファ・マルチプレクサ、１３…Ｉ／Ｏパッド、２１
…ロウデコーダ、２２…カラムデコーダ、２３…列選択
回路、２４…センスアンプ、２５…マルチプレクス用ス
イッチ素子。
１…サブアレイ、ＭＣ…メモリセル、ＷＬｉ…ワード
線、ＢＬｉ…ビット線、ＤＱｉ…データ線、１２…ＤＱ
バッファ・マルチプレクサ、１３…Ｉ／Ｏパッド、２１
…ロウデコーダ、２２…カラムデコーダ、２３…列選択
回路、２４…センスアンプ、２５…マルチプレクス用ス
イッチ素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高瀬 覚 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (5)
- 【請求項１】 それぞれ行列状に配置されたダイナミッ
ク型のメモリセルのアレイを有し、それぞれメモリチッ
プの互いに垂直な方向の第１の辺および第２の辺に沿っ
て複数個に分割されて配置され、複数のバンクに分割さ
れて動作が制御される複数のサブアレイと、上記各サブ
アレイにおいて同一行のメモリセルに接続され、それぞ
れ前記メモリチップの第１の辺に平行に形成された複数
のワード線と、それぞれ前記各サブアレイにおいて同一
列のメモリセルに接続され、前記メモリチップの第１の
辺に対して垂直な第２の辺に平行に形成された複数のビ
ット線と、それぞれ前記各サブアレイにおいて選択され
た行のメモリセルから読み出された電位をセンス増幅す
る複数のセンスアンプと、それぞれ前記各サブアレイに
対応して前記ワード線に平行に形成され、対応するサブ
アレイの前記複数のセンスアンプのうちの選択された列
のセンスアンプからのデータを転送するための複数のデ
ータ線と、それぞれ前記複数のバンクにおける各１個の
サブアレイに対応する複数のデータ線に共通に接続さ
れ、上記複数のデータ線からのデータを選択的に増幅
し、前記メモリチップの第２の辺に平行に配置された複
数のデータ線バッファ・マルチプクサと、それぞれ上記
複数のデータ線バッファ・マルチプクサに対応して接続
され、上記複数のデータ線バッファ・マルチプクサより
も前記メモリチップの第２の辺に近い位置で上記第２の
辺に平行に配置された複数のデータ入／出力パッドとを
具備することを特徴とするダイナミック型メモリ。 - 【請求項２】 請求項１記載のダイナミック型メモリに
おいて、前記複数のサブアレイは、前記メモリチップの
第１の辺に沿って複数個に分割されて配置されているサ
ブアレイ群を単位として複数のバンクに分割されている
ことを特徴とするダイナミック型メモリ。 - 【請求項３】 請求項１記載のダイナミック型メモリに
おいて、前記複数のサブアレイは、前記メモリチップの
第２の辺に沿って複数個に分割されて配置されているサ
ブアレイ群を単位として複数のバンクに分割されている
ことを特徴とするダイナミック型メモリ。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
ダイナミック型メモリにおいて、前記複数のデータ線の
うち、前記データ入／出力パッドから遠い側に位置する
サブアレイに対応するデータ線は、上記データ入／出力
パッドに近い側に位置するサブアレイの近傍あるいはサ
ブアレイ上を通過していることを特徴とするダイナミッ
ク型メモリ。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
ダイナミック型メモリにおいて、前記複数のデータ線の
うち、前記データ入／出力パッドから遠い側に位置する
サブアレイに対応するデータ線は、上記データ入／出力
パッドに近い側に位置するサブアレイに対応するデータ
線よりも太いことを特徴とするダイナミック型メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22761494A JP3421441B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
| US08/530,725 US5712827A (en) | 1994-09-22 | 1995-09-19 | Dynamic type memory |
| KR1019950031150A KR100226596B1 (ko) | 1994-09-22 | 1995-09-21 | 다이나믹형 메모리 |
| CN95118657A CN1096679C (zh) | 1994-09-22 | 1995-09-22 | 动态存储器 |
| TW084111416A TW275712B (ja) | 1994-09-22 | 1995-10-28 | |
| US09/493,001 USRE37427E1 (en) | 1994-09-22 | 2000-01-27 | Dynamic type memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22761494A JP3421441B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896570A true JPH0896570A (ja) | 1996-04-12 |
| JP3421441B2 JP3421441B2 (ja) | 2003-06-30 |
Family
ID=16863701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22761494A Expired - Lifetime JP3421441B2 (ja) | 1994-09-22 | 1994-09-22 | ダイナミック型メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5712827A (ja) |
| JP (1) | JP3421441B2 (ja) |
| KR (1) | KR100226596B1 (ja) |
| CN (1) | CN1096679C (ja) |
| TW (1) | TW275712B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314129B1 (ko) * | 1999-09-13 | 2001-11-15 | 윤종용 | 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치 |
| KR100335493B1 (ko) * | 1999-10-27 | 2002-05-04 | 윤종용 | 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치 |
| US6404694B2 (en) | 1999-08-16 | 2002-06-11 | Hitachi, Ltd. | Semiconductor memory device with address comparing functions |
| JP2005100583A (ja) * | 2003-03-15 | 2005-04-14 | Samsung Electronics Co Ltd | 半導体メモリ |
| KR100745374B1 (ko) * | 2006-02-21 | 2007-08-02 | 삼성전자주식회사 | 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 |
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010153029A (ja) * | 2003-03-15 | 2010-07-08 | Samsung Electronics Co Ltd | 半導体メモリ |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3421441B2 (ja) * | 1994-09-22 | 2003-06-30 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| KR100203145B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
| KR100499844B1 (ko) * | 1996-07-11 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 정렬데이타저장장치및본딩패드를구비한ｄｒａｍ구조 |
| US6044433A (en) * | 1996-08-09 | 2000-03-28 | Micron Technology, Inc. | DRAM cache |
| JP3310174B2 (ja) * | 1996-08-19 | 2002-07-29 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| JP3280867B2 (ja) * | 1996-10-03 | 2002-05-13 | シャープ株式会社 | 半導体記憶装置 |
| JP3557114B2 (ja) * | 1998-12-22 | 2004-08-25 | 株式会社東芝 | 半導体記憶装置 |
| KR100328726B1 (ko) * | 1999-04-29 | 2002-03-20 | 한탁돈 | 메모리 엑세스 시스템 및 그 제어방법 |
| KR100380409B1 (ko) * | 2001-01-18 | 2003-04-11 | 삼성전자주식회사 | 반도체 메모리 소자의 패드배열구조 및 그의 구동방법 |
| JP2003338175A (ja) * | 2002-05-20 | 2003-11-28 | Mitsubishi Electric Corp | 半導体回路装置 |
| JP4534132B2 (ja) * | 2004-06-29 | 2010-09-01 | エルピーダメモリ株式会社 | 積層型半導体メモリ装置 |
| US7405957B2 (en) * | 2005-12-28 | 2008-07-29 | Infineon Technologies Ag | Edge pad architecture for semiconductor memory |
| JP4693656B2 (ja) * | 2006-03-06 | 2011-06-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4843336B2 (ja) * | 2006-03-06 | 2011-12-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN102332287B (zh) * | 2011-07-15 | 2013-09-18 | 北京兆易创新科技股份有限公司 | 存储器电路及应用所述存储器电路进行数据读取的方法 |
| CN102332296B (zh) * | 2011-07-15 | 2013-06-26 | 北京兆易创新科技股份有限公司 | 一种存储器电路的数据读取及数据写入方法 |
| KR101995950B1 (ko) * | 2012-05-03 | 2019-07-03 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동 방법 |
| WO2019132994A1 (en) * | 2017-12-29 | 2019-07-04 | Intel Corporation | Memory arrays |
| US12014788B2 (en) * | 2022-04-29 | 2024-06-18 | Changxin Memory Technologies, Inc. | Memory array detection circuit and detection method, and memory |
| CN116386687B (zh) * | 2023-04-07 | 2024-03-19 | 北京大学 | 一种平衡电压降影响的存储器阵列 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027326A (en) * | 1988-11-10 | 1991-06-25 | Dallas Semiconductor Corporation | Self-timed sequential access multiport memory |
| US5126973A (en) * | 1990-02-14 | 1992-06-30 | Texas Instruments Incorporated | Redundancy scheme for eliminating defects in a memory device |
| US5459693A (en) * | 1990-06-14 | 1995-10-17 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| US5204841A (en) * | 1990-07-27 | 1993-04-20 | International Business Machines Corporation | Virtual multi-port RAM |
| US5251178A (en) * | 1991-03-06 | 1993-10-05 | Childers Jimmie D | Low-power integrated circuit memory |
| US5377144A (en) * | 1993-07-27 | 1994-12-27 | Texas Instruments Inc. | Memory array reconfiguration for testing |
| JP3421441B2 (ja) * | 1994-09-22 | 2003-06-30 | 東芝マイクロエレクトロニクス株式会社 | ダイナミック型メモリ |
| US5519655A (en) * | 1994-09-29 | 1996-05-21 | Texas Instruments Incorporated | Memory architecture using new power saving row decode implementation |
| JP3825862B2 (ja) * | 1997-02-27 | 2006-09-27 | 株式会社ルネサステクノロジ | 同期型ダイナミック型半導体記憶装置 |
-
1994
- 1994-09-22 JP JP22761494A patent/JP3421441B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-19 US US08/530,725 patent/US5712827A/en not_active Ceased
- 1995-09-21 KR KR1019950031150A patent/KR100226596B1/ko not_active Expired - Lifetime
- 1995-09-22 CN CN95118657A patent/CN1096679C/zh not_active Expired - Lifetime
- 1995-10-28 TW TW084111416A patent/TW275712B/zh not_active IP Right Cessation
-
2000
- 2000-01-27 US US09/493,001 patent/USRE37427E1/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404694B2 (en) | 1999-08-16 | 2002-06-11 | Hitachi, Ltd. | Semiconductor memory device with address comparing functions |
| US6584033B2 (en) | 1999-08-16 | 2003-06-24 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| KR100314129B1 (ko) * | 1999-09-13 | 2001-11-15 | 윤종용 | 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치 |
| KR100335493B1 (ko) * | 1999-10-27 | 2002-05-04 | 윤종용 | 데이터 라인 센스앰프부의 센싱 효율을 균일하게 하는 반도체 메모리장치 |
| JP2005100583A (ja) * | 2003-03-15 | 2005-04-14 | Samsung Electronics Co Ltd | 半導体メモリ |
| JP2010153029A (ja) * | 2003-03-15 | 2010-07-08 | Samsung Electronics Co Ltd | 半導体メモリ |
| KR100745374B1 (ko) * | 2006-02-21 | 2007-08-02 | 삼성전자주식회사 | 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 |
| JP2009009633A (ja) * | 2007-06-27 | 2009-01-15 | Elpida Memory Inc | 半導体記憶装置 |
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| Publication number | Publication date |
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