JPH086853A - 記憶制御方法 - Google Patents
記憶制御方法Info
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- JPH086853A JPH086853A JP6139946A JP13994694A JPH086853A JP H086853 A JPH086853 A JP H086853A JP 6139946 A JP6139946 A JP 6139946A JP 13994694 A JP13994694 A JP 13994694A JP H086853 A JPH086853 A JP H086853A
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Abstract
(57)【要約】
【目的】 同一のブロック内に要求命令と要求データが
同時に存在するような場合に、記憶システム全体の性能
を高める記憶制御方法を提供すること。 【構成】 命令フェッチ時において、データ選択手段
（８０）は、要求命令が命令キャッシュ（５０）内にな
く、命令キャッシュ用バッファ（２０）内にもないが、
データキャッシュ用バッファ（２１）内に存在する場合
に、該命令を命令処理装置（１００）へ出力するように
して命令フェッチを高速化できる。データフェッチの場
合、データ選択手段（８１）は、要求データがデータキ
ャッシュ（５１）内になく、データキャッシュ用バッフ
ァ（２１）内にもないが、命令キャッシュ用バッファ
（２０）内に存在する場合に、該データを命令処理装置
（１００）へ出力するようにしてデータフェッチを高速
化できる。
同時に存在するような場合に、記憶システム全体の性能
を高める記憶制御方法を提供すること。 【構成】 命令フェッチ時において、データ選択手段
（８０）は、要求命令が命令キャッシュ（５０）内にな
く、命令キャッシュ用バッファ（２０）内にもないが、
データキャッシュ用バッファ（２１）内に存在する場合
に、該命令を命令処理装置（１００）へ出力するように
して命令フェッチを高速化できる。データフェッチの場
合、データ選択手段（８１）は、要求データがデータキ
ャッシュ（５１）内になく、データキャッシュ用バッフ
ァ（２１）内にもないが、命令キャッシュ用バッファ
（２０）内に存在する場合に、該データを命令処理装置
（１００）へ出力するようにしてデータフェッチを高速
化できる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセッサと主記憶装
置との間にキャッシュ記憶装置を有する記憶システムに
おける記憶制御方法に関し、特に、キャッシュ記憶装置
として命令用キャッシュとデータ用キャッシュを別々に
設けるとともに、それぞれに命令キャッシュ用バッファ
とデータキャッシュ用バッファを有する記憶制御方法に
関する。
置との間にキャッシュ記憶装置を有する記憶システムに
おける記憶制御方法に関し、特に、キャッシュ記憶装置
として命令用キャッシュとデータ用キャッシュを別々に
設けるとともに、それぞれに命令キャッシュ用バッファ
とデータキャッシュ用バッファを有する記憶制御方法に
関する。
【０００２】
【従来の技術】従来の計算機システムにおいて、プロセ
ッサと主記憶装置との間に主記憶装置より高速かつ小容
量な記憶装置を設けることによって、主記憶装置に対す
るアクセスを高速化することが一般的に行われている。
この場合の高速かつ小容量の記憶装置は一般にキャッシ
ュ記憶装置と呼ばれる（以下、このような記憶装置を単
に「キャッシュ」ともいう）。プロセッサは、必要なデ
ータがキャッシュ内に存在する場合、キャッシュとの間
でデータの授受を行う。キャッシュに存在しない場合
は、キャッシュは主記憶装置との間でデータ（例えば12
8バイト等のブロック単位のデータ）の授受を行う。通
常、キャッシュ記憶装置には、キャッシュ内に必要なデ
ータが存在するかしないかを判定するため、キャッシュ
記憶装置に保持されている有効なブロックの主記憶装置
における実アドレスを記憶するキャッシュ記憶装置用タ
グが備わっている。データ参照時に前記キャッシュ記憶
装置用タグを参照し、登録されているアドレスと命令処
理装置からのアドレスとを比較し、一致した場合、前記
キャッシュ記憶装置内に所望のブロックが存在すること
を表す。この状態をキャッシュヒットと呼ぶ。アドレス
比較の結果、一致しなかった場合はキャッシュ記憶装置
内に所望のブロックが存在しないことを表す。この状態
をキャッシュミスと呼ぶ。以上は主記憶装置とキャッシ
ュから成る２階層メモリの例であるが、この概念は２階
層以上の記憶装置に拡張できる。
ッサと主記憶装置との間に主記憶装置より高速かつ小容
量な記憶装置を設けることによって、主記憶装置に対す
るアクセスを高速化することが一般的に行われている。
この場合の高速かつ小容量の記憶装置は一般にキャッシ
ュ記憶装置と呼ばれる（以下、このような記憶装置を単
に「キャッシュ」ともいう）。プロセッサは、必要なデ
ータがキャッシュ内に存在する場合、キャッシュとの間
でデータの授受を行う。キャッシュに存在しない場合
は、キャッシュは主記憶装置との間でデータ（例えば12
8バイト等のブロック単位のデータ）の授受を行う。通
常、キャッシュ記憶装置には、キャッシュ内に必要なデ
ータが存在するかしないかを判定するため、キャッシュ
記憶装置に保持されている有効なブロックの主記憶装置
における実アドレスを記憶するキャッシュ記憶装置用タ
グが備わっている。データ参照時に前記キャッシュ記憶
装置用タグを参照し、登録されているアドレスと命令処
理装置からのアドレスとを比較し、一致した場合、前記
キャッシュ記憶装置内に所望のブロックが存在すること
を表す。この状態をキャッシュヒットと呼ぶ。アドレス
比較の結果、一致しなかった場合はキャッシュ記憶装置
内に所望のブロックが存在しないことを表す。この状態
をキャッシュミスと呼ぶ。以上は主記憶装置とキャッシ
ュから成る２階層メモリの例であるが、この概念は２階
層以上の記憶装置に拡張できる。
【０００３】キャッシュ記憶装置はRAMで構成される
が、一般に、RAMは書き込みと読出しを同時に行うこと
はできない。キャッシュミスを起こし、主記憶装置から
転送されたブロックを書き込み中であるキャッシュに対
して読出しアクセスが発生した場合、キャッシュへの読
出しアクセスはデータブロックの書き込みが終了するま
で受け付けられず、データの読み出しまでに待ち時間を
要し、計算機システムの性能が低下する。例えばブロッ
クの単位が128バイト、主記憶装置―キャッシュ間のデ
ータ幅が32バイトである場合、キャッシュへの書き込み
開始から終了までの４サイクルの間、キャッシュへのア
クセスができない。
が、一般に、RAMは書き込みと読出しを同時に行うこと
はできない。キャッシュミスを起こし、主記憶装置から
転送されたブロックを書き込み中であるキャッシュに対
して読出しアクセスが発生した場合、キャッシュへの読
出しアクセスはデータブロックの書き込みが終了するま
で受け付けられず、データの読み出しまでに待ち時間を
要し、計算機システムの性能が低下する。例えばブロッ
クの単位が128バイト、主記憶装置―キャッシュ間のデ
ータ幅が32バイトである場合、キャッシュへの書き込み
開始から終了までの４サイクルの間、キャッシュへのア
クセスができない。
【０００４】この問題を解決するための従来技術として
は、図５に示すように、主記憶装置（１０）とキャッシ
ュ（５０）の間にキャッシュ用バッファ（２０）を設け
る方法がある。このキャッシュ用バッファ（２０）は、
例えば１ブロック分の容量を持つレジスタであり、主記
憶装置（１０）から要求ブロックが着き次第、転送路
（６０）およびデータ選択手段（８０）を介して命令処
理装置（１００）へ転送することができる。これにより
命令処理装置（１００）はキャッシュへの書き込み開始
から終了まで待つことなく、キャッシュ用バッファへブ
ロックが到着した直後に当該ブロック内データへアクセ
スすることが可能になる。キャッシュ用バッファへ転送
されたブロックは、次に発生したキャッシュミスなどの
命令処理装置の空き時間等を利用してキャッシュへ転送
され、その後、主記憶装置から送られてくる新たなブロ
ックを格納する。例えば、特開昭６３―１０１９４３号
公報「キャッシュムーブイン制御方式」および特開昭６
４―２９９５３号公報「バッファ記憶システムにおける
バッファムーブイン制御装置」には、主記憶装置とキャ
ッシュの間に「ムーブインバッファ」と呼ばれるバッフ
ァを設ける方法が開示されている。この方法によると、
キャッシュミスを起こした命令処理装置は、主記憶装置
から全ブロックが転送されるのを待つことなく、必要な
データがバッファに着き次第、読み出しを行うことがで
きる。バッファへ転送されたデータブロックは次に発生
したキャッシュミス時にキャッシュへ書き込まれる。
は、図５に示すように、主記憶装置（１０）とキャッシ
ュ（５０）の間にキャッシュ用バッファ（２０）を設け
る方法がある。このキャッシュ用バッファ（２０）は、
例えば１ブロック分の容量を持つレジスタであり、主記
憶装置（１０）から要求ブロックが着き次第、転送路
（６０）およびデータ選択手段（８０）を介して命令処
理装置（１００）へ転送することができる。これにより
命令処理装置（１００）はキャッシュへの書き込み開始
から終了まで待つことなく、キャッシュ用バッファへブ
ロックが到着した直後に当該ブロック内データへアクセ
スすることが可能になる。キャッシュ用バッファへ転送
されたブロックは、次に発生したキャッシュミスなどの
命令処理装置の空き時間等を利用してキャッシュへ転送
され、その後、主記憶装置から送られてくる新たなブロ
ックを格納する。例えば、特開昭６３―１０１９４３号
公報「キャッシュムーブイン制御方式」および特開昭６
４―２９９５３号公報「バッファ記憶システムにおける
バッファムーブイン制御装置」には、主記憶装置とキャ
ッシュの間に「ムーブインバッファ」と呼ばれるバッフ
ァを設ける方法が開示されている。この方法によると、
キャッシュミスを起こした命令処理装置は、主記憶装置
から全ブロックが転送されるのを待つことなく、必要な
データがバッファに着き次第、読み出しを行うことがで
きる。バッファへ転送されたデータブロックは次に発生
したキャッシュミス時にキャッシュへ書き込まれる。
【０００５】また、特開平３―２２０５３号公報「ムー
ブ・イン・バッファ制御方式」には、主記憶装置とキャ
ッシュの間に前述したようなバッファを複数個設ける方
法が開示されている。ここではバッファを複数個持つこ
とにより、上記問題点を解決すると同時に、連続したデ
ータ要求が発生しても主記憶装置の応答順に依存するこ
となく演算プロセッサの待ち時間を低減することが可能
となる。なお、命令フェッチとデータフェッチ間のアク
セス競合を低減させるために、上記キャッシュの技術を
データアクセスと命令フェッチにそれぞれに適用し、デ
ータの読み出し時に当該データを含むメモリブロックを
格納するデータ用キャッシュと命令のフェッチ時に当該
命令を含むメモリブロックを格納する命令用キャッシュ
を別々に設けることも従来から知られている。
ブ・イン・バッファ制御方式」には、主記憶装置とキャ
ッシュの間に前述したようなバッファを複数個設ける方
法が開示されている。ここではバッファを複数個持つこ
とにより、上記問題点を解決すると同時に、連続したデ
ータ要求が発生しても主記憶装置の応答順に依存するこ
となく演算プロセッサの待ち時間を低減することが可能
となる。なお、命令フェッチとデータフェッチ間のアク
セス競合を低減させるために、上記キャッシュの技術を
データアクセスと命令フェッチにそれぞれに適用し、デ
ータの読み出し時に当該データを含むメモリブロックを
格納するデータ用キャッシュと命令のフェッチ時に当該
命令を含むメモリブロックを格納する命令用キャッシュ
を別々に設けることも従来から知られている。
【０００６】
【発明が解決しようとする課題】上述した主記憶装置と
キャッシュの間にキャッシュ用バッファを設けて演算プ
ロセッサによるアクセスの高速化を図る技術と、命令用
のキャッシュとデータ用のキャッシュを別々に設けてア
クセスの競合を低減する技術を単に組み合わせ、命令キ
ャッシュとデータキャッシュそれぞれにキャッシュ用バ
ッファを設けた場合、従来は命令フェッチの場合は命令
キャッシュ側だけから命令をフェッチし、データフェッ
チの場合はデータキャッシュ側だけからデータをフェッ
チしていたため、次のような問題点がある。すなわち、
命令フェッチ時に要求命令がデータキャッシュ用バッフ
ァ内に存在してもアクセスできず、主記憶装置から要求
命令を含んだブロックを命令キャッシュ用バッファへ転
送した後、命令キャッシュ用バッファへアクセスしなけ
ればならない。また逆に、データフェッチ時に要求デー
タが命令キャッシュ用バッファ内に存在してもアクセス
できず、主記憶装置から要求データを含んだブロックを
データキャッシュ用バッファへ転送した後、データキャ
ッシュ用バッファへアクセスしなければならない。この
ようなケースは、同一のブロック内に要求命令と要求デ
ータが同時に存在するような場合に起こる。本発明の目
的は、上記のような場合に、いちいち主記憶装置からキ
ャッシュ用バッファへのブロック転送を行わず、バッフ
ァ間で転送することにより、階層メモリシステム全体の
性能を高めるようにした記憶制御方法を提供することで
ある。
キャッシュの間にキャッシュ用バッファを設けて演算プ
ロセッサによるアクセスの高速化を図る技術と、命令用
のキャッシュとデータ用のキャッシュを別々に設けてア
クセスの競合を低減する技術を単に組み合わせ、命令キ
ャッシュとデータキャッシュそれぞれにキャッシュ用バ
ッファを設けた場合、従来は命令フェッチの場合は命令
キャッシュ側だけから命令をフェッチし、データフェッ
チの場合はデータキャッシュ側だけからデータをフェッ
チしていたため、次のような問題点がある。すなわち、
命令フェッチ時に要求命令がデータキャッシュ用バッフ
ァ内に存在してもアクセスできず、主記憶装置から要求
命令を含んだブロックを命令キャッシュ用バッファへ転
送した後、命令キャッシュ用バッファへアクセスしなけ
ればならない。また逆に、データフェッチ時に要求デー
タが命令キャッシュ用バッファ内に存在してもアクセス
できず、主記憶装置から要求データを含んだブロックを
データキャッシュ用バッファへ転送した後、データキャ
ッシュ用バッファへアクセスしなければならない。この
ようなケースは、同一のブロック内に要求命令と要求デ
ータが同時に存在するような場合に起こる。本発明の目
的は、上記のような場合に、いちいち主記憶装置からキ
ャッシュ用バッファへのブロック転送を行わず、バッフ
ァ間で転送することにより、階層メモリシステム全体の
性能を高めるようにした記憶制御方法を提供することで
ある。
【０００７】
【課題を解決するための手段】本発明（図１参照）は、
上記目的を達成するために、データキャッシュ用バッフ
ァ（２１）中に格納されたブロックを命令キャッシュ用
バッファ（２０）へ転送する転送路（６１ｂ）および転
送路を選択する手段（８２）を設けている。このデータ
選択手段（８２）は、データキャッシュ用バッファ（２
１）内に要求命令が存在するか否かを判定する手段を有
している。また、命令処理装置（１００）へデータキャ
ッシュ用バッファ（２１）中の要求命令を転送する転送
路（６２ｂ）および転送路を選択する手段（８０）を有
している。このデータ選択手段（８０）は、命令キャッ
シュ用バッファ（２０）内に要求命令が存在するか否
か、およびデータキャッシュ用バッファ（２１）内に要
求命令が存在するか否かを判定する手段を有する。
上記目的を達成するために、データキャッシュ用バッフ
ァ（２１）中に格納されたブロックを命令キャッシュ用
バッファ（２０）へ転送する転送路（６１ｂ）および転
送路を選択する手段（８２）を設けている。このデータ
選択手段（８２）は、データキャッシュ用バッファ（２
１）内に要求命令が存在するか否かを判定する手段を有
している。また、命令処理装置（１００）へデータキャ
ッシュ用バッファ（２１）中の要求命令を転送する転送
路（６２ｂ）および転送路を選択する手段（８０）を有
している。このデータ選択手段（８０）は、命令キャッ
シュ用バッファ（２０）内に要求命令が存在するか否
か、およびデータキャッシュ用バッファ（２１）内に要
求命令が存在するか否かを判定する手段を有する。
【０００８】さらに、命令キャッシュ用バッファ（２
０）中に格納されたブロックをデータキャッシュ用バッ
ファ（２１）へ転送する転送路（６１ａ）および転送路
を選択する手段（８３）を設けている。このデータ選択
手段（８３）は、命令キャッシュ用バッファ（２０）内
に要求データが存在するか否かを判定する手段を有して
いる。また、命令処理装置（１００）へ命令キャッシュ
用バッファ（２０）中の要求データを転送する転送路
（６２ａ）および転送路を選択する手段（８１）を有し
ている。このデータ選択手段（８１）は、命令キャッシ
ュ用バッファ（２０）内に要求データが存在するか否
か、およびデータキャッシュ用バッファ（２１）内に要
求データが存在するか否かを判定する手段を有する。
０）中に格納されたブロックをデータキャッシュ用バッ
ファ（２１）へ転送する転送路（６１ａ）および転送路
を選択する手段（８３）を設けている。このデータ選択
手段（８３）は、命令キャッシュ用バッファ（２０）内
に要求データが存在するか否かを判定する手段を有して
いる。また、命令処理装置（１００）へ命令キャッシュ
用バッファ（２０）中の要求データを転送する転送路
（６２ａ）および転送路を選択する手段（８１）を有し
ている。このデータ選択手段（８１）は、命令キャッシ
ュ用バッファ（２０）内に要求データが存在するか否
か、およびデータキャッシュ用バッファ（２１）内に要
求データが存在するか否かを判定する手段を有する。
【０００９】
【作用】本発明は、命令フェッチ時に、要求命令が命令
キャッシュ（５０）内になく、命令キャッシュ用バッフ
ァ（２０）内にもないが、データキャッシュ用バッファ
（２１）内に存在する場合に、データ選択手段（８０）
により、要求命令を命令処理装置（１００）へ出力する
ようにして命令フェッチを高速化できる（図２の命令フ
ェッチ時のＣＡＳＥ３参照）。その他の場合は従来技術
と同様に動作する。また、上記手段において、データフ
ェッチ時に、要求データがデータキャッシュ（５１）内
になく、データキャッシュ用バッファ（２１）内にもな
いが、命令キャッシュ用バッファ（２０）内に存在する
場合に、データ選択手段（８１）により、データを命令
処理装置（１００）へ出力するようにしてデータフェッ
チを高速化できる（図２のデータフェッチ時のＣＡＳＥ
３参照）。その他の場合は従来技術と同様に動作する。
キャッシュ（５０）内になく、命令キャッシュ用バッフ
ァ（２０）内にもないが、データキャッシュ用バッファ
（２１）内に存在する場合に、データ選択手段（８０）
により、要求命令を命令処理装置（１００）へ出力する
ようにして命令フェッチを高速化できる（図２の命令フ
ェッチ時のＣＡＳＥ３参照）。その他の場合は従来技術
と同様に動作する。また、上記手段において、データフ
ェッチ時に、要求データがデータキャッシュ（５１）内
になく、データキャッシュ用バッファ（２１）内にもな
いが、命令キャッシュ用バッファ（２０）内に存在する
場合に、データ選択手段（８１）により、データを命令
処理装置（１００）へ出力するようにしてデータフェッ
チを高速化できる（図２のデータフェッチ時のＣＡＳＥ
３参照）。その他の場合は従来技術と同様に動作する。
【００１０】
【実施例】以下、本発明の実施例を詳細に説明する。図
１は本発明の実施例の構成図である。同図において、１
０は主記憶装置、２０は命令キャッシュ用バッファ、２
１はデータキャッシュ用バッファ、３０は命令キャッシ
ュ用バッファのタグ、３１はデータキャッシュ用バッフ
ァのタグ、４０は命令キャッシュ用タグ、４１はデータ
キャッシュ用タグ、５０は命令用キャッシュ、５１はデ
ータ用キャッシュ、８０〜８７はデータ選択手段、６０
ａ〜６４ｂは転送路、７０は比較器、１００は命令処理
装置である。本実施例において、データキャッシュミス
が起きたとき、主記憶装置（１０）から転送路（１４
０）を介してブロックデータを転送しデータキャッシュ
用バッファ（２１）へ格納する。また、命令処理装置
（１００）から送られてきたデータ用アドレスの少なく
とも一部が転送路（１２１）を介してデータキャッシュ
・バッファ用のタグ（３１）へ格納される。これは従来
のデータキャッシュミス時の動作と同じである。
１は本発明の実施例の構成図である。同図において、１
０は主記憶装置、２０は命令キャッシュ用バッファ、２
１はデータキャッシュ用バッファ、３０は命令キャッシ
ュ用バッファのタグ、３１はデータキャッシュ用バッフ
ァのタグ、４０は命令キャッシュ用タグ、４１はデータ
キャッシュ用タグ、５０は命令用キャッシュ、５１はデ
ータ用キャッシュ、８０〜８７はデータ選択手段、６０
ａ〜６４ｂは転送路、７０は比較器、１００は命令処理
装置である。本実施例において、データキャッシュミス
が起きたとき、主記憶装置（１０）から転送路（１４
０）を介してブロックデータを転送しデータキャッシュ
用バッファ（２１）へ格納する。また、命令処理装置
（１００）から送られてきたデータ用アドレスの少なく
とも一部が転送路（１２１）を介してデータキャッシュ
・バッファ用のタグ（３１）へ格納される。これは従来
のデータキャッシュミス時の動作と同じである。
【００１１】この状態で命令アクセスが起きたとき、命
令処理装置（１００）から転送路（１２０）を介して送
られてきた命令用要求アドレスの少なくとも一部を、命
令キャッシュ用タグ（４０）、命令キャッシュ用バッフ
ァのタグ（３０）とともに、データキャッシュ用バッフ
ァのタグ（３１）へ、転送路（６３ａ）およびデータ選
択手段（８５）を介して入力する。データキャッシュ用
バッファのタグ（３１）の出力アドレスと転送路（１２
０）の命令用要求アドレスを比較器７１で比較し、その
結果、要求命令がデータキャッシュ用バッファ（２１）
中に格納されていることが判明（一致）すると、データ
キャッシュ用バッファ（２１）中に格納されたブロック
を転送路（６１ｂ）、（６２ｂ）およびデータ選択手段
（８０）を介して命令処理装置（１００）へ転送する。
ここでデータ選択手段（８０）は、データキャッシュ用
バッファのタグ（３１）中に格納されたアドレスと転送
路（１２０）の命令用要求アドレスを比較器７１で比較
し、一致した場合はデータキャッシュ用バッファ（２
１）から命令処理装置（１００）へ命令を転送する転送
路（６２ｂ）を選択する。
令処理装置（１００）から転送路（１２０）を介して送
られてきた命令用要求アドレスの少なくとも一部を、命
令キャッシュ用タグ（４０）、命令キャッシュ用バッフ
ァのタグ（３０）とともに、データキャッシュ用バッフ
ァのタグ（３１）へ、転送路（６３ａ）およびデータ選
択手段（８５）を介して入力する。データキャッシュ用
バッファのタグ（３１）の出力アドレスと転送路（１２
０）の命令用要求アドレスを比較器７１で比較し、その
結果、要求命令がデータキャッシュ用バッファ（２１）
中に格納されていることが判明（一致）すると、データ
キャッシュ用バッファ（２１）中に格納されたブロック
を転送路（６１ｂ）、（６２ｂ）およびデータ選択手段
（８０）を介して命令処理装置（１００）へ転送する。
ここでデータ選択手段（８０）は、データキャッシュ用
バッファのタグ（３１）中に格納されたアドレスと転送
路（１２０）の命令用要求アドレスを比較器７１で比較
し、一致した場合はデータキャッシュ用バッファ（２
１）から命令処理装置（１００）へ命令を転送する転送
路（６２ｂ）を選択する。
【００１２】また、命令キャッシュ用バッファのタグ
（３０）中に格納されたアドレスと転送路（１２０）の
命令用要求アドレスを比較器７２で比較し、一致した場
合は命令キャッシュ用バッファ（２０）から命令処理装
置（１００）へ命令を転送する転送路（６０ａ）を選択
する。これ以外は命令キャッシュ（５０）から命令処理
装置（１００）へ命令を転送する転送路を選択する。
（３０）中に格納されたアドレスと転送路（１２０）の
命令用要求アドレスを比較器７２で比較し、一致した場
合は命令キャッシュ用バッファ（２０）から命令処理装
置（１００）へ命令を転送する転送路（６０ａ）を選択
する。これ以外は命令キャッシュ（５０）から命令処理
装置（１００）へ命令を転送する転送路を選択する。
【００１３】データを命令処理装置（１００）へ転送し
た後、次のデータキャッシュミスに備えてデータキャッ
シュ用バッファ（２１）およびそのタグ（３１）を空に
しなければならない。そのため、まず命令キャッシュ用
バッファ（２０）内に存在するブロックおよびタグ（３
０）内に存在するブロックのアドレスを命令キャッシュ
（５０）およびそのタグ（４０）に書き込んだ後、デー
タキャッシュ用バッファ（２１）中のブロックおよびそ
のタグ（３１）中のブロックアドレスをそれぞれ、命令
キャッシュ用バッファ（２０）およびそのタグ（３０）
に、転送路（６１ｂ）、（６４ｂ）およびデータ選択手
段（８２）、（８４）を介して転送する。
た後、次のデータキャッシュミスに備えてデータキャッ
シュ用バッファ（２１）およびそのタグ（３１）を空に
しなければならない。そのため、まず命令キャッシュ用
バッファ（２０）内に存在するブロックおよびタグ（３
０）内に存在するブロックのアドレスを命令キャッシュ
（５０）およびそのタグ（４０）に書き込んだ後、デー
タキャッシュ用バッファ（２１）中のブロックおよびそ
のタグ（３１）中のブロックアドレスをそれぞれ、命令
キャッシュ用バッファ（２０）およびそのタグ（３０）
に、転送路（６１ｂ）、（６４ｂ）およびデータ選択手
段（８２）、（８４）を介して転送する。
【００１４】ここでデータ選択手段（８２）は、データ
キャッシュ用バッファのタグ（３１）中に格納されたア
ドレスと転送路１２０の命令用要求アドレスを比較器７
１で比較し、一致した場合は命令キャッシュ用バッファ
（２０）へデータキャッシュ用バッファ（２１）中に格
納されたブロックを転送する転送路（６１ｂ）を選択
し、それ以外は主記憶装置（１０）からの転送路を選択
する。またデータ選択手段（８４）は、データキャッシ
ュ用バッファのタグ（３１）中に格納されたアドレスと
転送路１２０の命令用要求アドレスを比較器７１で比較
し、一致した場合は命令キャッシュ用バッファのタグ
（３０）へデータキャッシュ用バッファのタグ（３１）
中に格納されたブロックアドレスを転送する転送路（６
４ｂ）を選択し、それ以外は命令処理装置（１００）か
ら送られてくる命令用要求アドレスまたはデータ用要求
アドレスを選択する。
キャッシュ用バッファのタグ（３１）中に格納されたア
ドレスと転送路１２０の命令用要求アドレスを比較器７
１で比較し、一致した場合は命令キャッシュ用バッファ
（２０）へデータキャッシュ用バッファ（２１）中に格
納されたブロックを転送する転送路（６１ｂ）を選択
し、それ以外は主記憶装置（１０）からの転送路を選択
する。またデータ選択手段（８４）は、データキャッシ
ュ用バッファのタグ（３１）中に格納されたアドレスと
転送路１２０の命令用要求アドレスを比較器７１で比較
し、一致した場合は命令キャッシュ用バッファのタグ
（３０）へデータキャッシュ用バッファのタグ（３１）
中に格納されたブロックアドレスを転送する転送路（６
４ｂ）を選択し、それ以外は命令処理装置（１００）か
ら送られてくる命令用要求アドレスまたはデータ用要求
アドレスを選択する。
【００１５】また命令キャッシュミスが起きたとき、主
記憶装置（１０）から命令キャッシュ用バッファ（２
０）へ転送路（１４０）を介してブロックを転送し格納
する。また命令キャッシュ用バッファのタグ（３０）へ
命令用アドレスの少なくとも一部が転送路（１２０）を
介して格納される。これは従来の命令キャッシュミス時
の動作と同じである。この状態でデータアクセスが起き
た時、データキャッシュ用タグ（４１）、データキャッ
シュ用バッファのタグ（３１）とともに、命令キャッシ
ュバッファ用タグ（３０）へ、転送路（１２１）を介し
てデータ用要求アドレスの少なくとも一部を入力する。
命令キャッシュ用バッファのタグ（３０）の出力アドレ
スと転送路１２１のデータ用要求アドレスを比較器７４
で比較し、その結果、要求データが命令キャッシュ用バ
ッファ（２０）中に格納されていることが判明（一致）
すると、命令キャッシュ用バッファ（２０）中に格納さ
れたブロックを転送路（６１ａ）、（６２ａ）およびデ
ータ選択手段（８１）を介して要求データを命令処理装
置（１００）へ転送する。ここでデータ選択手段（８
１）は、命令キャッシュ用バッファのタグ（３０）中に
格納されたアドレスと転送路１２１のデータ用要求アド
レスを比較器７４で比較し、一致した場合は命令キャッ
シュ用バッファ（２０）から命令処理装置（１００）へ
データを転送する転送路（６２ａ）を選択する。また、
データキャッシュ用バッファのタグ（３１）中に格納さ
れたアドレスと転送路１２１のデータ用要求アドレスを
比較器７５で比較し、一致した場合はデータキャッシュ
用バッファ（２１）から命令処理装置（１００）へデー
タを転送する転送路（６０ｂ）を選択する。これ以外は
データキャッシュ（５１）から命令処理装置（１００）
へデータを転送する転送路を選択する。
記憶装置（１０）から命令キャッシュ用バッファ（２
０）へ転送路（１４０）を介してブロックを転送し格納
する。また命令キャッシュ用バッファのタグ（３０）へ
命令用アドレスの少なくとも一部が転送路（１２０）を
介して格納される。これは従来の命令キャッシュミス時
の動作と同じである。この状態でデータアクセスが起き
た時、データキャッシュ用タグ（４１）、データキャッ
シュ用バッファのタグ（３１）とともに、命令キャッシ
ュバッファ用タグ（３０）へ、転送路（１２１）を介し
てデータ用要求アドレスの少なくとも一部を入力する。
命令キャッシュ用バッファのタグ（３０）の出力アドレ
スと転送路１２１のデータ用要求アドレスを比較器７４
で比較し、その結果、要求データが命令キャッシュ用バ
ッファ（２０）中に格納されていることが判明（一致）
すると、命令キャッシュ用バッファ（２０）中に格納さ
れたブロックを転送路（６１ａ）、（６２ａ）およびデ
ータ選択手段（８１）を介して要求データを命令処理装
置（１００）へ転送する。ここでデータ選択手段（８
１）は、命令キャッシュ用バッファのタグ（３０）中に
格納されたアドレスと転送路１２１のデータ用要求アド
レスを比較器７４で比較し、一致した場合は命令キャッ
シュ用バッファ（２０）から命令処理装置（１００）へ
データを転送する転送路（６２ａ）を選択する。また、
データキャッシュ用バッファのタグ（３１）中に格納さ
れたアドレスと転送路１２１のデータ用要求アドレスを
比較器７５で比較し、一致した場合はデータキャッシュ
用バッファ（２１）から命令処理装置（１００）へデー
タを転送する転送路（６０ｂ）を選択する。これ以外は
データキャッシュ（５１）から命令処理装置（１００）
へデータを転送する転送路を選択する。
【００１６】データを命令処理装置（１００）へ転送し
た後、次の命令キャッシュミスに備えて命令キャッシュ
用バッファ（２０）およびそのタグ（３０）を空にしな
ければならない。そのため、まずデータキャッシュ用バ
ッファ（２１）内に存在するブロックおよびタグ（３
１）内に存在するブロックのアドレスをデータキャッシ
ュ（５１）およびそのタグ（４１）に書き込んだ後、命
令キャッシュ用バッファ（２０）中のブロックおよびそ
のタグ（３０）中のブロックアドレスをそれぞれ、デー
タキャッシュ用バッファ（２１）およびそのタグ（３
１）に、転送路（６１ａ）、（６４ａ）およびデータ選
択手段（８３）、（８５）を介して書き込む。
た後、次の命令キャッシュミスに備えて命令キャッシュ
用バッファ（２０）およびそのタグ（３０）を空にしな
ければならない。そのため、まずデータキャッシュ用バ
ッファ（２１）内に存在するブロックおよびタグ（３
１）内に存在するブロックのアドレスをデータキャッシ
ュ（５１）およびそのタグ（４１）に書き込んだ後、命
令キャッシュ用バッファ（２０）中のブロックおよびそ
のタグ（３０）中のブロックアドレスをそれぞれ、デー
タキャッシュ用バッファ（２１）およびそのタグ（３
１）に、転送路（６１ａ）、（６４ａ）およびデータ選
択手段（８３）、（８５）を介して書き込む。
【００１７】データ選択手段（８３）は、命令キャッシ
ュ・バッファ用タグ（３０）中に格納されたアドレスと
転送路１２１のデータ用要求アドレスを比較器７４で比
較し、一致した場合はデータキャッシュ用バッファ（２
１）へ命令キャッシュ用バッファ（２０）中に格納され
たブロックを転送する転送路（６１ａ）を選択し、それ
以外は主記憶装置（１０）からの転送路を選択する。ま
たデータ選択手段（８５）は、命令キャッシュ・バッフ
ァ用タグ（３０）中に格納されたアドレスと転送路１２
１のデータ用要求アドレスを比較器７４で比較し、一致
した場合はデータキャッシュ用バッファのタグ（３１）
へ命令キャッシュ用バッファのタグ（３０）中に格納さ
れたブロックアドレスを転送する転送路（６４ａ）を選
択し、それ以外は命令処理装置（１００）から送られて
くる命令／データ用要求アドレスを選択する。
ュ・バッファ用タグ（３０）中に格納されたアドレスと
転送路１２１のデータ用要求アドレスを比較器７４で比
較し、一致した場合はデータキャッシュ用バッファ（２
１）へ命令キャッシュ用バッファ（２０）中に格納され
たブロックを転送する転送路（６１ａ）を選択し、それ
以外は主記憶装置（１０）からの転送路を選択する。ま
たデータ選択手段（８５）は、命令キャッシュ・バッフ
ァ用タグ（３０）中に格納されたアドレスと転送路１２
１のデータ用要求アドレスを比較器７４で比較し、一致
した場合はデータキャッシュ用バッファのタグ（３１）
へ命令キャッシュ用バッファのタグ（３０）中に格納さ
れたブロックアドレスを転送する転送路（６４ａ）を選
択し、それ以外は命令処理装置（１００）から送られて
くる命令／データ用要求アドレスを選択する。
【００１８】図２は、上記図１に関連して説明した本発
明の実施例の動作を一覧にして表したものである。図２
（ａ）は、命令フェッチ時において、各キャッシュおよ
び各バッファがヒットしたか否かとそのときの命令の読
出し元を一覧表で示したものである。ＣＡＳＥ１は命令
キャッシュにヒットした場合には該命令キャッシュから
命令をフェッチすることを、ＣＡＳＥ２は命令キャッシ
ュがキャッシュミス、命令キャッシュ用バッファがヒッ
トした場合には該命令キャッシュ用バッファから命令を
フェッチすることを、ＣＡＳＥ４は命令キャッシュ、命
令キャッシュ用バッファ、データキャッシュ用バッファ
がともにキャッシュミスの場合は主記憶装置から直接フ
ェッチすることを意味している。以上のＣＡＳＥ１、
２、４は従来技術と同じである。同図（ａ）のＣＡＳＥ
３の場合が本発明の特徴とする動作であり、命令キャッ
シュおよび命令キャッシュ用バッファがキャッシュミス
で、データキャッシュ用バッファがヒットした場合に
は、該データキャッシュ用バッファから命令をフェッチ
することを意味している。
明の実施例の動作を一覧にして表したものである。図２
（ａ）は、命令フェッチ時において、各キャッシュおよ
び各バッファがヒットしたか否かとそのときの命令の読
出し元を一覧表で示したものである。ＣＡＳＥ１は命令
キャッシュにヒットした場合には該命令キャッシュから
命令をフェッチすることを、ＣＡＳＥ２は命令キャッシ
ュがキャッシュミス、命令キャッシュ用バッファがヒッ
トした場合には該命令キャッシュ用バッファから命令を
フェッチすることを、ＣＡＳＥ４は命令キャッシュ、命
令キャッシュ用バッファ、データキャッシュ用バッファ
がともにキャッシュミスの場合は主記憶装置から直接フ
ェッチすることを意味している。以上のＣＡＳＥ１、
２、４は従来技術と同じである。同図（ａ）のＣＡＳＥ
３の場合が本発明の特徴とする動作であり、命令キャッ
シュおよび命令キャッシュ用バッファがキャッシュミス
で、データキャッシュ用バッファがヒットした場合に
は、該データキャッシュ用バッファから命令をフェッチ
することを意味している。
【００１９】図２（ｂ）は、データフェッチ時におい
て、各キャッシュおよび各バッファがヒットしたか否か
とそのときの命令の読出し元を一覧表で示したものであ
る。ＣＡＳＥ１はデータキャッシュにヒットした場合に
は該データキャッシュからデータをフェッチすること
を、ＣＡＳＥ２はデータキャッシュがキャッシュミス、
データキャッシュ用バッファがヒットした場合には該デ
ータキャッシュ用バッファからデータをフェッチするこ
とを、ＣＡＳＥ４はデータキャッシュ、データキャッシ
ュ用バッファ、命令キャッシュ用バッファがともにキャ
ッシュミスの場合は主記憶装置から直接フェッチするこ
とを意味している。以上のＣＡＳＥ１、２、４は従来技
術と同じである。同図（ｂ）のＣＡＳＥ３の場合が本発
明の特徴とする動作であり、データキャッシュおよびデ
ータキャッシュ用バッファがキャッシュミスで、命令キ
ャッシュ用バッファがヒットした場合には、該命令キャ
ッシュ用バッファから命令をフェッチすることを意味し
ている。
て、各キャッシュおよび各バッファがヒットしたか否か
とそのときの命令の読出し元を一覧表で示したものであ
る。ＣＡＳＥ１はデータキャッシュにヒットした場合に
は該データキャッシュからデータをフェッチすること
を、ＣＡＳＥ２はデータキャッシュがキャッシュミス、
データキャッシュ用バッファがヒットした場合には該デ
ータキャッシュ用バッファからデータをフェッチするこ
とを、ＣＡＳＥ４はデータキャッシュ、データキャッシ
ュ用バッファ、命令キャッシュ用バッファがともにキャ
ッシュミスの場合は主記憶装置から直接フェッチするこ
とを意味している。以上のＣＡＳＥ１、２、４は従来技
術と同じである。同図（ｂ）のＣＡＳＥ３の場合が本発
明の特徴とする動作であり、データキャッシュおよびデ
ータキャッシュ用バッファがキャッシュミスで、命令キ
ャッシュ用バッファがヒットした場合には、該命令キャ
ッシュ用バッファから命令をフェッチすることを意味し
ている。
【００２０】次に、上記の動作およびタイミングを図３
を用いて詳細に説明する。以下は要求命令および要求デ
ータが同一ブロック内に存在し、かつキャッシュ内およ
びバッファ内にブロックが存在しないため、従来技術で
は命令キャッシュミスまたはデータキャッシュミスを起
こす場合である。図中の命令は５段のパイプライン処理
（命令アドレスの決定、命令キャッシュ参照、命令解読
／データアドレスの決定、データキャッシュ参照、命令
の実行）により実行されるものとする。命令フェッチに
おいてキャッシュミスを起こし、主記憶装置(１０）か
ら当該命令が入っているブロックを命令キャッシュ用バ
ッファ（２０）に転送し、再び処理を再開するまで、命
令処理装置が７サイクル空き時間になるものとする。ま
た、ブロックサイズを１２８バイト、キャッシュへ書き
込むデータ幅を３２バイトとする。故にこの定義では、
キャッシュへのブロック書き込みに４サイクルかかるこ
とになる。
を用いて詳細に説明する。以下は要求命令および要求デ
ータが同一ブロック内に存在し、かつキャッシュ内およ
びバッファ内にブロックが存在しないため、従来技術で
は命令キャッシュミスまたはデータキャッシュミスを起
こす場合である。図中の命令は５段のパイプライン処理
（命令アドレスの決定、命令キャッシュ参照、命令解読
／データアドレスの決定、データキャッシュ参照、命令
の実行）により実行されるものとする。命令フェッチに
おいてキャッシュミスを起こし、主記憶装置(１０）か
ら当該命令が入っているブロックを命令キャッシュ用バ
ッファ（２０）に転送し、再び処理を再開するまで、命
令処理装置が７サイクル空き時間になるものとする。ま
た、ブロックサイズを１２８バイト、キャッシュへ書き
込むデータ幅を３２バイトとする。故にこの定義では、
キャッシュへのブロック書き込みに４サイクルかかるこ
とになる。
【００２１】図中の命令は、命令フェッチとデータフェ
ッチが同一ブロックに対して発生し、いずれもキャッシ
ュ（５０、５１）中およびバッファ（２０、２１）内に
要求命令およびデータが存在しないものとしている。そ
のため、命令は命令キャッシュミスを起こす（図中のＡ
０１）。命令処理装置が処理を再開するまでの７サイク
ルの間に、前回の命令キャッシュミス時に主記憶装置
（１０）から命令キャッシュ用バッファ（２０）に格納
された命令ブロックを命令キャッシュ（５０）に書き込
む（Ａ０２）。書き込み終了後は命令キャッシュ用バッ
ファ（２０）中のブロックは無効化され、主記憶装置
（１０）からの新たなデータブロックの上書きが行われ
てもよい状態になる。定義した７サイクル後、命令キャ
ッシュ用バッファ（２０）に要求命令を含むブロックが
転送され（Ａ０４）、命令キャッシュ用バッファのタグ
（３０）へ対応する要求アドレスが格納され（Ａ０
３）、命令処理装置が処理を再開する。命令アクセスに
引き続いて起こるデータアクセスでは、データキャッシ
ュ参照のステージにおいて、データキャッシュ用タグ
（４１）、データキャッシュバッファ用タグ（３１）お
よび命令キャッシュ用バッファのタグ（３０）とデータ
用要求アドレスとを比較する。データキャッシュ用タグ
（４１）およびデータキャッシュバッファ用タグ（３
１）では一致しないが（Ａ０６）、命令キャッシュ用バ
ッファ（２０）に要求命令を含むブロックが転送されて
いるため（Ａ０４）、命令キャッシュ用バッファのタグ
（３０）とで一致する（Ａ０５）。次命令以降の命令キ
ャッシュミスに備えて命令キャッシュ用バッファ（２
０）内のブロックを空にする必要があるため、まずデー
タキャッシュ用バッファ（２１）内のデータブロックを
データキャッシュ（５１）へ転送した後（Ａ０７）、命
令キャッシュ用バッファ（２０）中のブロックをデータ
キャッシュ用バッファ（２１）へ転送する（Ａ０８）。
データキャッシュ用バッファに転送されたデータブロッ
クは次命令から利用される。以上の動作が完了するまで
データキャッシュ（５１）へのアクセスを禁止する必要
がある。これにより従来例では必要であった主記憶装置
（１０）からデータキャッシュ用バッファ（２１）への
ブロック転送は不要になる。これにより従来方式と比べ
て命令実行サイクルの短縮が図れる（図中では７サイク
ル短縮）。
ッチが同一ブロックに対して発生し、いずれもキャッシ
ュ（５０、５１）中およびバッファ（２０、２１）内に
要求命令およびデータが存在しないものとしている。そ
のため、命令は命令キャッシュミスを起こす（図中のＡ
０１）。命令処理装置が処理を再開するまでの７サイク
ルの間に、前回の命令キャッシュミス時に主記憶装置
（１０）から命令キャッシュ用バッファ（２０）に格納
された命令ブロックを命令キャッシュ（５０）に書き込
む（Ａ０２）。書き込み終了後は命令キャッシュ用バッ
ファ（２０）中のブロックは無効化され、主記憶装置
（１０）からの新たなデータブロックの上書きが行われ
てもよい状態になる。定義した７サイクル後、命令キャ
ッシュ用バッファ（２０）に要求命令を含むブロックが
転送され（Ａ０４）、命令キャッシュ用バッファのタグ
（３０）へ対応する要求アドレスが格納され（Ａ０
３）、命令処理装置が処理を再開する。命令アクセスに
引き続いて起こるデータアクセスでは、データキャッシ
ュ参照のステージにおいて、データキャッシュ用タグ
（４１）、データキャッシュバッファ用タグ（３１）お
よび命令キャッシュ用バッファのタグ（３０）とデータ
用要求アドレスとを比較する。データキャッシュ用タグ
（４１）およびデータキャッシュバッファ用タグ（３
１）では一致しないが（Ａ０６）、命令キャッシュ用バ
ッファ（２０）に要求命令を含むブロックが転送されて
いるため（Ａ０４）、命令キャッシュ用バッファのタグ
（３０）とで一致する（Ａ０５）。次命令以降の命令キ
ャッシュミスに備えて命令キャッシュ用バッファ（２
０）内のブロックを空にする必要があるため、まずデー
タキャッシュ用バッファ（２１）内のデータブロックを
データキャッシュ（５１）へ転送した後（Ａ０７）、命
令キャッシュ用バッファ（２０）中のブロックをデータ
キャッシュ用バッファ（２１）へ転送する（Ａ０８）。
データキャッシュ用バッファに転送されたデータブロッ
クは次命令から利用される。以上の動作が完了するまで
データキャッシュ（５１）へのアクセスを禁止する必要
がある。これにより従来例では必要であった主記憶装置
（１０）からデータキャッシュ用バッファ（２１）への
ブロック転送は不要になる。これにより従来方式と比べ
て命令実行サイクルの短縮が図れる（図中では７サイク
ル短縮）。
【００２２】上記の実施例がそのまま実装できるのは、
RISCチップなどワンチップ上に命令用キャッシュおよび
データ用キャッシュが実装できる場合である。ワンチッ
プ上に実装できずに別々のLSIチップ上に命令用キャッ
シュとデータ用キャッシュを実装しなければならない場
合、図１の実施例を実現した場合、データ・キャッシュ
を搭載したチップと命令キャッシュを搭載したチップ間
のインタフェースは大規模なものとなってしまう。そこ
でチップ間インタフェースを減らすため、図４に示した
ように、命令キャッシュ用バッファ（２０）に格納され
るブロックのコピーを保持するためのバッファ（２３）
をデータキャッシュ（５１）が搭載されたチップ１（１
１１）上に、また逆に、データキャッシュ用バッファ
（２１）に格納されるブロックのコピーを保持するため
のバッファ（２２）を命令キャッシュ（５０）が搭載さ
れたチップ０（１１０）上にそれぞれ設ける。このコピ
ー格納バッファおよびそのタグを参照することにより異
なるチップ上のバッファおよびそのタグを参照する必要
がなくなりチップ間のインタフェースを削減することが
できる。また同様の理由により、前記命令キャッシュ用
バッファのコピー格納バッファ用のタグ（３３）をチッ
プ１（１１１）上に、データキャッシュ用バッファのコ
ピー格納バッファ用のタグ（３２）をチップ０（１１
０）上に、それぞれ設ける。上記構成図を図４に示す。
図４においてデータ選択手段（８８）と（８４）の両方
が図１におけるデータ選択手段（８４）に、また図４の
データ選択手段（８９）（８５）が図１のデータ選択手
段（８５）に対応する。図４の実施例の動作は図１と同
様である。
RISCチップなどワンチップ上に命令用キャッシュおよび
データ用キャッシュが実装できる場合である。ワンチッ
プ上に実装できずに別々のLSIチップ上に命令用キャッ
シュとデータ用キャッシュを実装しなければならない場
合、図１の実施例を実現した場合、データ・キャッシュ
を搭載したチップと命令キャッシュを搭載したチップ間
のインタフェースは大規模なものとなってしまう。そこ
でチップ間インタフェースを減らすため、図４に示した
ように、命令キャッシュ用バッファ（２０）に格納され
るブロックのコピーを保持するためのバッファ（２３）
をデータキャッシュ（５１）が搭載されたチップ１（１
１１）上に、また逆に、データキャッシュ用バッファ
（２１）に格納されるブロックのコピーを保持するため
のバッファ（２２）を命令キャッシュ（５０）が搭載さ
れたチップ０（１１０）上にそれぞれ設ける。このコピ
ー格納バッファおよびそのタグを参照することにより異
なるチップ上のバッファおよびそのタグを参照する必要
がなくなりチップ間のインタフェースを削減することが
できる。また同様の理由により、前記命令キャッシュ用
バッファのコピー格納バッファ用のタグ（３３）をチッ
プ１（１１１）上に、データキャッシュ用バッファのコ
ピー格納バッファ用のタグ（３２）をチップ０（１１
０）上に、それぞれ設ける。上記構成図を図４に示す。
図４においてデータ選択手段（８８）と（８４）の両方
が図１におけるデータ選択手段（８４）に、また図４の
データ選択手段（８９）（８５）が図１のデータ選択手
段（８５）に対応する。図４の実施例の動作は図１と同
様である。
【００２３】
【発明の効果】本発明によれば、主記憶装置からキャッ
シュ記憶装置へのデータ転送回数を削減することがで
き、それによって命令処理装置の待ち時間を減少させ、
メモリシステムの全体的な性能を大幅に向上させること
が可能になった。
シュ記憶装置へのデータ転送回数を削減することがで
き、それによって命令処理装置の待ち時間を減少させ、
メモリシステムの全体的な性能を大幅に向上させること
が可能になった。
【図１】本発明の実施例の構成図である。
【図２】本発明の動作表である。
【図３】本発明の実施例の説明図である。
【図４】本発明の複数チップ上での実施例の構成図であ
る。
る。
【図５】従来例の構成図である。
１０：主記憶装置、２０：命令キャッシュ用バッファ、
２１：データキャッシュ用バッファ、３０：命令キャッ
シュ用バッファのタグ、３１：データキャッシュ用バッ
ファのタグ、４０：命令キャッシュ用タグ、４１：デー
タキャッシュ用タグ、５０：命令用キャッシュ、５１：
データ用キャッシュ、８０〜８９：データ選択手段、６
０ａ〜６４ｂ：転送路、７０：比較器、１００：命令処
理装置、１１０〜１１１：チップ
２１：データキャッシュ用バッファ、３０：命令キャッ
シュ用バッファのタグ、３１：データキャッシュ用バッ
ファのタグ、４０：命令キャッシュ用タグ、４１：デー
タキャッシュ用タグ、５０：命令用キャッシュ、５１：
データ用キャッシュ、８０〜８９：データ選択手段、６
０ａ〜６４ｂ：転送路、７０：比較器、１００：命令処
理装置、１１０〜１１１：チップ
Claims (6)
- 【請求項１】 命令処理装置から送出された命令用アド
レスの少なくとも一部を入力して、主記憶装置の一部の
ブロックのアドレスとデータを対にして保持する命令用
キャッシュ記憶装置と、命令処理装置から送出されたデ
ータ用アドレスの少なくとも一部を入力して、主記憶装
置の一部のブロックのアドレスとデータを対にして保持
するデータ用キャッシュ記憶装置と、前記主記憶装置か
ら転送された有効なブロックのアドレスとデータを対に
して保持する命令キャッシュ記憶装置用バッファと、前
記主記憶装置から転送された有効なブロックのアドレス
とデータを対にして保持するデータキャッシュ記憶装置
用バッファとを有する記憶システムにおいて、命令読出
し時に、前記データキャッシュ記憶装置用バッファのタ
グと命令処理装置から送出された命令用アドレスとを比
較し、該比較の結果、前記データキャッシュ記憶装置用
バッファ内に読出要求された命令が存在すると判明した
場合に、前記データキャッシュ記憶装置用バッファに格
納されたデータを前記命令キャッシュ記憶装置用バッフ
ァへ転送することを特徴とする記憶制御方法。 - 【請求項２】 命令処理装置から送出された命令用アド
レスの少なくとも一部を入力して、主記憶装置の一部の
ブロックのアドレスとデータを対にして保持する命令用
キャッシュ記憶装置と、命令処理装置から送出されたデ
ータ用アドレスの少なくとも一部を入力して、主記憶装
置の一部のブロックのアドレスとデータを対にして保持
するデータ用キャッシュ記憶装置と、前記主記憶装置か
ら転送された有効なブロックのアドレスとデータを対に
して保持する命令キャッシュ記憶装置用バッファと、前
記主記憶装置から転送された有効なブロックのアドレス
とデータを対にして保持するデータキャッシュ記憶装置
用バッファとを有する記憶システムにおいて、命令読出
し時に、前記データキャッシュ記憶装置用バッファのタ
グと命令処理装置から送出された命令用アドレスとを比
較し、前記データキャッシュ記憶装置用バッファ内に読
出要求された命令が存在すると判明した場合に、前記デ
ータキャッシュ記憶装置用バッファから命令処理装置へ
データを直接転送することを特徴とする記憶制御方法。 - 【請求項３】 請求項１または請求項２いずれかに記載
の記憶制御方法において、さらに、前記データキャッシ
ュ記憶装置用バッファのコピー格納バッファ、およびそ
のタグを記憶するタグ記憶手段を設け、命令読出し時
に、前記データキャッシュ記憶装置用バッファのコピー
格納用バッファのタグと命令処理装置から送出された命
令用アドレスとを比較し、該比較の結果、前記データキ
ャッシュ記憶装置用バッファのコピー格納バッファ内に
読出しデータが存在すると判明した場合に、前記データ
キャッシュ記憶装置用バッファのコピー格納バッファか
ら読出しデータを転送することを特徴とする記憶制御方
法。 - 【請求項４】 命令処理装置から送出された命令用アド
レスの少なくとも一部を入力して、主記憶装置の一部の
ブロックのアドレスとデータを対にして保持する命令用
キャッシュ記憶装置と、命令処理装置から送出されたデ
ータ用アドレスの少なくとも一部を入力して、主記憶装
置の一部のブロックのアドレスとデータを対にして保持
するデータ用キャッシュ記憶装置と、前記主記憶装置か
ら転送された有効なブロックのアドレスとデータを対に
して保持する命令キャッシュ記憶装置用バッファと、前
記主記憶装置から転送された有効なブロックのアドレス
とデータを対にして保持するデータキャッシュ記憶装置
用バッファとを有する記憶システムにおいて、データ読
出し時に前記命令キャッシュ記憶装置用バッファのタグ
と命令処理装置から送出されたデータ用アドレスとを比
較し、該比較の結果、前記命令キャッシュ記憶装置用バ
ッファ内に読出要求されたデータが存在すると判明した
場合に、前記命令キャッシュ記憶装置用バッファから前
記データキャッシュ記憶装置用バッファへデータを転送
することを特徴とする記憶制御方法。 - 【請求項５】 命令処理装置から送出された命令用アド
レスの少なくとも一部を入力して、主記憶装置の一部の
ブロックのアドレスとデータを対にして保持する命令用
キャッシュ記憶装置と、命令処理装置から送出されたデ
ータ用アドレスの少なくとも一部を入力して、主記憶装
置の一部のブロックのアドレスとデータを対にして保持
するデータ用キャッシュ記憶装置と、前記主記憶装置か
ら転送された有効なブロックのアドレスとデータを対に
して保持する命令キャッシュ記憶装置用バッファと、前
記主記憶装置から転送された有効なブロックのアドレス
とデータを対にして保持するデータキャッシュ記憶装置
用バッファとを有する記憶システムにおいて、データ読
出し時に、前記命令キャッシュ記憶装置用バッファのタ
グと命令処理装置から送出されたデータ用アドレスとを
比較し、前記命令キャッシュ記憶装置用バッファ内に読
出しデータが存在すると判明した場合に、前記命令キャ
ッシュ記憶装置用バッファから命令処理装置へブロック
のデータを直接転送することを特徴とする記憶制御方
法。 - 【請求項６】 請求項４または請求項５いずれかに記載
の記憶制御方法において、さらに、前記命令キャッシュ
記憶装置用バッファのコピー格納バッファおよびそのタ
グを記憶するタグ記憶手段を設け、データ読出し時に、
前記命令キャッシュ記憶装置用バッファのコピー格納用
バッファのタグと命令処理装置から送出されたデータ用
アドレスとを比較し、該比較の結果、前記命令キャッシ
ュ記憶装置用バッファのコピー格納バッファ内に読出し
データが存在すると判明した場合に、前記命令キャッシ
ュ記憶装置用バッファのコピー格納バッファから読出し
データを転送することを特徴とする記憶制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139946A JPH086853A (ja) | 1994-06-22 | 1994-06-22 | 記憶制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6139946A JPH086853A (ja) | 1994-06-22 | 1994-06-22 | 記憶制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086853A true JPH086853A (ja) | 1996-01-12 |
Family
ID=15257365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6139946A Pending JPH086853A (ja) | 1994-06-22 | 1994-06-22 | 記憶制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442665B2 (en) | 2000-06-26 | 2002-08-27 | Fujitsu Limited | Data processing device |
| JP2009524168A (ja) * | 2006-01-20 | 2009-06-25 | クゥアルコム・インコーポレイテッド | 効率的なメモリ階層管理 |
-
1994
- 1994-06-22 JP JP6139946A patent/JPH086853A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442665B2 (en) | 2000-06-26 | 2002-08-27 | Fujitsu Limited | Data processing device |
| JP2009524168A (ja) * | 2006-01-20 | 2009-06-25 | クゥアルコム・インコーポレイテッド | 効率的なメモリ階層管理 |
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