JPH0870127A - 薄膜トランジスタおよびその製造方法並びに液晶表示装置 - Google Patents
薄膜トランジスタおよびその製造方法並びに液晶表示装置Info
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＴＦＴのオフ電流を低くし信頼性を高くす
る。また、ＴＦＴを製造工程を複雑にすることなく作製
できるようにする。 【構成】 半導体層とゲート電極８との間に形成される
ゲート絶縁膜が、ソース領域５ａとドレイン領域５ｂと
の間の半導体層部分の上で、膜厚の異なる第１部分６ａ
と第２部分６ｂとを有している。よって、ソース領域５
ａとドレイン領域５ｂとで挟まれているチャネル領域に
部分的にゲート電圧印加による影響を受けにくい領域が
形成され、ソース／ドレイン間に印加された電圧がドレ
イン端に集中せずに分割される。また、この領域で電界
が緩和され、ソース／ドレイン間にかかる電界の急峻的
に高くなる部分の発生が緩和される。
る。また、ＴＦＴを製造工程を複雑にすることなく作製
できるようにする。 【構成】 半導体層とゲート電極８との間に形成される
ゲート絶縁膜が、ソース領域５ａとドレイン領域５ｂと
の間の半導体層部分の上で、膜厚の異なる第１部分６ａ
と第２部分６ｂとを有している。よって、ソース領域５
ａとドレイン領域５ｂとで挟まれているチャネル領域に
部分的にゲート電圧印加による影響を受けにくい領域が
形成され、ソース／ドレイン間に印加された電圧がドレ
イン端に集中せずに分割される。また、この領域で電界
が緩和され、ソース／ドレイン間にかかる電界の急峻的
に高くなる部分の発生が緩和される。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶ディスプレイ等の表示装置に好適に用いられる薄
膜トランジスタおよびその製造方法、並びに薄膜トラン
ジスタを用いた液晶表示装置に関する。
ス液晶ディスプレイ等の表示装置に好適に用いられる薄
膜トランジスタおよびその製造方法、並びに薄膜トラン
ジスタを用いた液晶表示装置に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイやイメージセン
サ等の表示装置に用いられる外部実装駆動回路をディス
プレイやイメージセンサ等と同一基板上に作り込むこと
が行われている。そのために、透明絶縁性基板上に薄膜
トランジスタ（以下、ＴＦＴと称する。）を作製する必
要が高まってきている。この場合、大面積のガラス基板
を使用することが可能なように、６００℃以下のプロセ
ス温度でＴＦＴの作製を行う必要がある。
サ等の表示装置に用いられる外部実装駆動回路をディス
プレイやイメージセンサ等と同一基板上に作り込むこと
が行われている。そのために、透明絶縁性基板上に薄膜
トランジスタ（以下、ＴＦＴと称する。）を作製する必
要が高まってきている。この場合、大面積のガラス基板
を使用することが可能なように、６００℃以下のプロセ
ス温度でＴＦＴの作製を行う必要がある。
【０００３】一般にＴＦＴの特性は、チャネルとなる半
導体膜の状態と、半導体膜とゲート絶縁膜との界面の状
態とに非常に大きく影響され、プロセス温度が高いほど
改善される傾向にある。したがって、上述した６００℃
以下のプロセス温度では良好な特性を得ることが困難で
ある。特に、アクティブマトリックス液晶ディスプレイ
における絵素部にＴＦＴを用いる場合、逆バイアス時の
オフ電流を低く抑える必要があるが、通常のＴＦＴ構造
ではオフ電流を低減させることが困難である。
導体膜の状態と、半導体膜とゲート絶縁膜との界面の状
態とに非常に大きく影響され、プロセス温度が高いほど
改善される傾向にある。したがって、上述した６００℃
以下のプロセス温度では良好な特性を得ることが困難で
ある。特に、アクティブマトリックス液晶ディスプレイ
における絵素部にＴＦＴを用いる場合、逆バイアス時の
オフ電流を低く抑える必要があるが、通常のＴＦＴ構造
ではオフ電流を低減させることが困難である。
【０００４】この理由として、高濃度にドープされたド
レイン領域の端では空乏層領域が狭く高電界がかかり、
その結果、空乏層領域のｐｏｌｙ−Ｓｉの結晶欠陥準位
を介して電流が流れるというモデルが提唱されている
（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３２，Ｎ
Ｏ．９，ＳＥＰＴＥＭＢＥＲ １９８５）。
レイン領域の端では空乏層領域が狭く高電界がかかり、
その結果、空乏層領域のｐｏｌｙ−Ｓｉの結晶欠陥準位
を介して電流が流れるというモデルが提唱されている
（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥ
ＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３２，Ｎ
Ｏ．９，ＳＥＰＴＥＭＢＥＲ １９８５）。
【０００５】上記の問題点を解決するための具体例とし
ては、一般には以下の３つの構造が知られている。その
一つは、特公平３−３４６６９号に開示されている図１
５に示すようなオフセットゲート構造である。他の一つ
は、特公平３−３８７５５号に開示されている図１６に
示すようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造であり、残る一つは特公平５−４４１９５
号や特公平５−４４１９６号に開示されている図１７に
示すようなデュアルゲート構造（またはマルチゲート構
造）である。このような構造とすることにより、ドレイ
ン端にかかる電界を緩和してオフ電流を低減している。
ては、一般には以下の３つの構造が知られている。その
一つは、特公平３−３４６６９号に開示されている図１
５に示すようなオフセットゲート構造である。他の一つ
は、特公平３−３８７５５号に開示されている図１６に
示すようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造であり、残る一つは特公平５−４４１９５
号や特公平５−４４１９６号に開示されている図１７に
示すようなデュアルゲート構造（またはマルチゲート構
造）である。このような構造とすることにより、ドレイ
ン端にかかる電界を緩和してオフ電流を低減している。
【０００６】なお、図１５のオフセットゲート構造は、
基板１０１の上に半導体層が形成され、更にその半導体
層の上に形成されたゲート絶縁膜１０７の上にゲート電
極１０８が形成されており、上記半導体層がゲート電極
１０８の下方部分をＴＦＴのチャネル部となる活性層１
０２となし、その両側を不純物が導入されていないオフ
セット部１０３となし、更にオフセット部１０３の外側
を不純物が多量に導入されて低抵抗となっているソース
／ドレイン領域１０５となした構成となっている。
基板１０１の上に半導体層が形成され、更にその半導体
層の上に形成されたゲート絶縁膜１０７の上にゲート電
極１０８が形成されており、上記半導体層がゲート電極
１０８の下方部分をＴＦＴのチャネル部となる活性層１
０２となし、その両側を不純物が導入されていないオフ
セット部１０３となし、更にオフセット部１０３の外側
を不純物が多量に導入されて低抵抗となっているソース
／ドレイン領域１０５となした構成となっている。
【０００７】図１６のＬＤＤ構造は、基板１０１上に半
導体層が形成され、更にその半導体層の上に形成された
ゲート絶縁膜１０７の上にゲート電極１０８が形成され
ており、上記半導体層がゲート電極１０８の下方部分を
ＴＦＴのチャネル部となる活性層１０２となし、活性層
１０２の両側を不純物が微量に導入されているＬＤＤ部
１０４となし、更にＬＤＤ部１０４の外側を不純物が多
量に導入されて低抵抗となっているソース／ドレイン領
域１０５となした構成となっている。
導体層が形成され、更にその半導体層の上に形成された
ゲート絶縁膜１０７の上にゲート電極１０８が形成され
ており、上記半導体層がゲート電極１０８の下方部分を
ＴＦＴのチャネル部となる活性層１０２となし、活性層
１０２の両側を不純物が微量に導入されているＬＤＤ部
１０４となし、更にＬＤＤ部１０４の外側を不純物が多
量に導入されて低抵抗となっているソース／ドレイン領
域１０５となした構成となっている。
【０００８】図１７のデュアルゲート構造は、基板１０
１上に半導体層が形成され、更にその半導体層の上に形
成されたゲート絶縁膜１０７の上にゲート電極１０８が
２つ形成されており、上記半導体層が両ゲート電極１０
８の下方部分をＴＦＴのチャネル部となる活性層１０２
となし、他の部分を不純物が多量に導入されて低抵抗と
なっているソース／ドレイン領域１０５となした構成と
なっている。
１上に半導体層が形成され、更にその半導体層の上に形
成されたゲート絶縁膜１０７の上にゲート電極１０８が
２つ形成されており、上記半導体層が両ゲート電極１０
８の下方部分をＴＦＴのチャネル部となる活性層１０２
となし、他の部分を不純物が多量に導入されて低抵抗と
なっているソース／ドレイン領域１０５となした構成と
なっている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た３つの構造においては、以下のような問題があった。
上記オフセットゲート構造については、図１５に示すよ
うに、オフセット部１０３の長さであるオフセット長Ｌ
ｏｆｆが長くなると、オフ電流だけでなくオン電流も極
端に低下するので、Ｌｏｆｆの長さ変動により素子特性
が大きく変化するという問題がある。また、オフセット
部１０３のように不純物のドーピングされていない部分
を形成するためにはマスキングが必要であり、そのマス
キングのための位置合わせにズレが生じる。つまり、マ
スキングの方法としては、フォトレジストを用いてフォ
トリソグラフィーにより形成する方法や絶縁膜をエッチ
ングする方法などがあるが、これらの方法は、自己整合
によりマスキングを行うものではないので、位置合わせ
にズレが生じる。その結果として、ＴＦＴの特性にばら
つきが生じるという問題がある。更に、マスキングを自
己整合的に行う場合は、ゲート電極の側壁にサイドウォ
ールと称される絶縁膜を形成する必要があり、歩留りの
低下とコストアップの原因となる。その理由は、サイド
ウォールは、通常、絶縁膜を成膜した後、異方性エッチ
ングを行うことにより形成されるので、成膜工程とエッ
チング工程とが増加するからである。また、サイドウォ
ールを用いて形成されるオフセット長Ｌｏｆｆは成膜し
た絶縁膜の膜厚程度であり、通常３００〜５００ｎｍ程
度の短いものになってしまうので十分なオフ電流の低減
効果が得られない場合がある。そして、更に、このオフ
セットゲート構造のＴＦＴは、オフセット部１０３の活
性層の抵抗変化が素子特性の変化となって現れるので信
頼性が低く、特性劣化が生じる場合が多い。
た３つの構造においては、以下のような問題があった。
上記オフセットゲート構造については、図１５に示すよ
うに、オフセット部１０３の長さであるオフセット長Ｌ
ｏｆｆが長くなると、オフ電流だけでなくオン電流も極
端に低下するので、Ｌｏｆｆの長さ変動により素子特性
が大きく変化するという問題がある。また、オフセット
部１０３のように不純物のドーピングされていない部分
を形成するためにはマスキングが必要であり、そのマス
キングのための位置合わせにズレが生じる。つまり、マ
スキングの方法としては、フォトレジストを用いてフォ
トリソグラフィーにより形成する方法や絶縁膜をエッチ
ングする方法などがあるが、これらの方法は、自己整合
によりマスキングを行うものではないので、位置合わせ
にズレが生じる。その結果として、ＴＦＴの特性にばら
つきが生じるという問題がある。更に、マスキングを自
己整合的に行う場合は、ゲート電極の側壁にサイドウォ
ールと称される絶縁膜を形成する必要があり、歩留りの
低下とコストアップの原因となる。その理由は、サイド
ウォールは、通常、絶縁膜を成膜した後、異方性エッチ
ングを行うことにより形成されるので、成膜工程とエッ
チング工程とが増加するからである。また、サイドウォ
ールを用いて形成されるオフセット長Ｌｏｆｆは成膜し
た絶縁膜の膜厚程度であり、通常３００〜５００ｎｍ程
度の短いものになってしまうので十分なオフ電流の低減
効果が得られない場合がある。そして、更に、このオフ
セットゲート構造のＴＦＴは、オフセット部１０３の活
性層の抵抗変化が素子特性の変化となって現れるので信
頼性が低く、特性劣化が生じる場合が多い。
【００１０】また、上記ＬＤＤ構造においては、信頼性
の点では優れているが、マスキングを必要とするので上
述のオフセット構造のＴＦＴと同様の問題があり、ま
た、不純物のドーピング濃度が低いＬＤＤ領域１０４を
形成するためのドーピング工程を追加する必要があるの
で、さらに工程が複雑になるという問題がある。
の点では優れているが、マスキングを必要とするので上
述のオフセット構造のＴＦＴと同様の問題があり、ま
た、不純物のドーピング濃度が低いＬＤＤ領域１０４を
形成するためのドーピング工程を追加する必要があるの
で、さらに工程が複雑になるという問題がある。
【００１１】また、上記デュアルゲート構造において
は、多少の効果はあるものの十分にオフ電流を低減でき
ないという問題がある。
は、多少の効果はあるものの十分にオフ電流を低減でき
ないという問題がある。
【００１２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、オフ電流が低く信頼性が
高い薄膜トランジスタ、およびその薄膜トランジスタを
製造工程を複雑にすることなく作製することができる薄
膜トランジスタの製造方法、並びに表示品位が高く信頼
性が高い、その薄膜トランジスタを用いた液晶表示装置
を提供することを目的とする。
決すべくなされたものであり、オフ電流が低く信頼性が
高い薄膜トランジスタ、およびその薄膜トランジスタを
製造工程を複雑にすることなく作製することができる薄
膜トランジスタの製造方法、並びに表示品位が高く信頼
性が高い、その薄膜トランジスタを用いた液晶表示装置
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タは、ソース領域とドレイン領域とを有する半導体層上
に形成されたゲート絶縁膜の上にゲート電極が形成さ
れ、該ソース領域とドレイン領域との間の半導体層部分
の上のゲート絶縁膜が、第１の膜厚の第１部分と、該第
１の膜厚とは異なる第２の膜厚の第２部分とを有し、そ
のことにより上記目的が達成される。
タは、ソース領域とドレイン領域とを有する半導体層上
に形成されたゲート絶縁膜の上にゲート電極が形成さ
れ、該ソース領域とドレイン領域との間の半導体層部分
の上のゲート絶縁膜が、第１の膜厚の第１部分と、該第
１の膜厚とは異なる第２の膜厚の第２部分とを有し、そ
のことにより上記目的が達成される。
【００１４】本発明の薄膜トランジスタにおいて、前記
第２部分が、前記第１部分の１．２倍〜８．０倍の膜厚
である構成とすることができる。
第２部分が、前記第１部分の１．２倍〜８．０倍の膜厚
である構成とすることができる。
【００１５】本発明の薄膜トランジスタにおいて、前記
第２部分は、第１の膜厚の絶縁膜と、該第１の膜厚の
０．２〜７．０倍の膜厚からなる絶縁膜との積層構造か
らなる構成とすることができる。
第２部分は、第１の膜厚の絶縁膜と、該第１の膜厚の
０．２〜７．０倍の膜厚からなる絶縁膜との積層構造か
らなる構成とすることができる。
【００１６】本発明の薄膜トランジスタの製造方法は、
ソース領域とドレイン領域とを有する半導体層上に形成
されたゲート絶縁膜の上にゲート電極が形成された薄膜
トランジスタの製造方法であって、該ソース領域とドレ
イン領域との間の半導体層部分の上のゲート絶縁膜を、
第１の膜厚の第１部分と、該第１の膜厚とは異なる第２
の膜厚の第２部分とを有するように形成するので、その
ことにより上記目的が達成される。
ソース領域とドレイン領域とを有する半導体層上に形成
されたゲート絶縁膜の上にゲート電極が形成された薄膜
トランジスタの製造方法であって、該ソース領域とドレ
イン領域との間の半導体層部分の上のゲート絶縁膜を、
第１の膜厚の第１部分と、該第１の膜厚とは異なる第２
の膜厚の第２部分とを有するように形成するので、その
ことにより上記目的が達成される。
【００１７】本発明の薄膜トランジスタの製造方法にお
いて、前記第２部分を、前記第１部分の１．２倍〜８．
０倍の膜厚となるように形成するのが望ましい。
いて、前記第２部分を、前記第１部分の１．２倍〜８．
０倍の膜厚となるように形成するのが望ましい。
【００１８】本発明の薄膜トランジスタの製造方法にお
いて、前記半導体層上に第１の膜厚の絶縁膜を形成する
工程と、該第１の膜厚の絶縁膜の形成前または後に、前
記第２部分の形成領域に該第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層する工程とを含んでいて
もよい。
いて、前記半導体層上に第１の膜厚の絶縁膜を形成する
工程と、該第１の膜厚の絶縁膜の形成前または後に、前
記第２部分の形成領域に該第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層する工程とを含んでいて
もよい。
【００１９】本発明の薄膜トランジスタの製造方法にお
いて、前記半導体層上に第２の膜厚の絶縁膜を形成する
工程と、前記第１部分の形成領域に形成された該第２の
膜厚の絶縁膜をエッチングして厚みを薄くする工程とを
含んでいてもよい。
いて、前記半導体層上に第２の膜厚の絶縁膜を形成する
工程と、前記第１部分の形成領域に形成された該第２の
膜厚の絶縁膜をエッチングして厚みを薄くする工程とを
含んでいてもよい。
【００２０】本発明の液晶表示装置は、前記薄膜トラン
ジスタを絵素部に用いており、そのことにより上記目的
が達成される。
ジスタを絵素部に用いており、そのことにより上記目的
が達成される。
【００２１】
【作用】本発明においては、ソース領域とドレイン領域
とを有する半導体層とゲート電極との間に存在するゲー
ト絶縁膜が、ソース領域とドレイン領域との間の半導体
層部分の上で、膜厚の異なる第１部分と第２部分とを有
している。よって、ソース領域とドレイン領域とで挟ま
れているチャネル領域に部分的にゲート電圧印加による
影響を受けにくい領域が形成される。この領域によりソ
ース／ドレイン間に印加された電圧がドレイン端に集中
せずに分割される。また、この領域で電界が緩和される
ので、ソース／ドレイン間にかかる電界の急峻的に高く
なる部分の発生が緩和される。従って、逆バイアス側の
オフ電流が低減され、かつ、特性劣化の小さいＴＦＴを
得ることができる。この効果を十分に得るためには、第
２の膜厚を第１の膜厚の１．２倍〜８．０倍にするのが
望ましい。
とを有する半導体層とゲート電極との間に存在するゲー
ト絶縁膜が、ソース領域とドレイン領域との間の半導体
層部分の上で、膜厚の異なる第１部分と第２部分とを有
している。よって、ソース領域とドレイン領域とで挟ま
れているチャネル領域に部分的にゲート電圧印加による
影響を受けにくい領域が形成される。この領域によりソ
ース／ドレイン間に印加された電圧がドレイン端に集中
せずに分割される。また、この領域で電界が緩和される
ので、ソース／ドレイン間にかかる電界の急峻的に高く
なる部分の発生が緩和される。従って、逆バイアス側の
オフ電流が低減され、かつ、特性劣化の小さいＴＦＴを
得ることができる。この効果を十分に得るためには、第
２の膜厚を第１の膜厚の１．２倍〜８．０倍にするのが
望ましい。
【００２２】このような２つの膜厚部分を有するゲート
絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成
し、第２部分の形成領域に第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層して第２部分を積層構造
とすると、非常に容易に作製することができる。この場
合、第１の膜厚を有する絶縁膜と第１の膜厚の０．２〜
７．０倍の膜厚を有する絶縁膜との形成順序はいずれを
先に行ってもよい。この方法によれば、オフ電流を低く
する必要がある部分には本発明のＴＦＴを作製し、同一
基板上のオフ電流低減を必要としない部分には従来のＴ
ＦＴを共存させて作製することができる。
絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成
し、第２部分の形成領域に第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層して第２部分を積層構造
とすると、非常に容易に作製することができる。この場
合、第１の膜厚を有する絶縁膜と第１の膜厚の０．２〜
７．０倍の膜厚を有する絶縁膜との形成順序はいずれを
先に行ってもよい。この方法によれば、オフ電流を低く
する必要がある部分には本発明のＴＦＴを作製し、同一
基板上のオフ電流低減を必要としない部分には従来のＴ
ＦＴを共存させて作製することができる。
【００２３】また、半導体層上に第２の膜厚の絶縁膜を
形成し、第１部分の形成領域をエッチングして厚みを薄
くしても容易に作製することができる。この方法でも、
オフ電流を低くする必要がある部分には本発明のＴＦＴ
を作製し、同一基板上のオフ電流低減を必要としない部
分には従来のＴＦＴを共存させて作製することができ
る。
形成し、第１部分の形成領域をエッチングして厚みを薄
くしても容易に作製することができる。この方法でも、
オフ電流を低くする必要がある部分には本発明のＴＦＴ
を作製し、同一基板上のオフ電流低減を必要としない部
分には従来のＴＦＴを共存させて作製することができ
る。
【００２４】このような２つの膜厚部分を有するゲート
絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形
成すると、絵素部ＴＦＴのオフ電流を低減することがで
き、表示画像の保持能力を高めて表示品位を向上させる
ことができる。また、このＴＦＴは信頼性が高いので、
液晶表示装置の信頼性も高めることができる。
絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形
成すると、絵素部ＴＦＴのオフ電流を低減することがで
き、表示画像の保持能力を高めて表示品位を向上させる
ことができる。また、このＴＦＴは信頼性が高いので、
液晶表示装置の信頼性も高めることができる。
【００２５】
【実施例】以下に本発明の実施例について、図面を参照
しながら説明する。尚、以下の図について同様の機能を
有する部分は同じ番号を用いて示した。
しながら説明する。尚、以下の図について同様の機能を
有する部分は同じ番号を用いて示した。
【００２６】（実施例１）図１に、本実施例のＴＦＴの
概略断面図を示す。このＴＦＴは、基板１上に、間に半
導体層３を挟んでゲート絶縁膜７が形成され、そのゲー
ト絶縁膜７の上にゲート電極８が形成されている。上記
ゲート絶縁膜７は、ゲート電極８の下部分の中央部を除
く領域が第１の膜厚の第１部分６ａとなっており、ゲー
ト電極８の下部分の中央部が第１の膜厚の１．２〜８．
０倍である膜厚の第２部分６ｂとなっている。
概略断面図を示す。このＴＦＴは、基板１上に、間に半
導体層３を挟んでゲート絶縁膜７が形成され、そのゲー
ト絶縁膜７の上にゲート電極８が形成されている。上記
ゲート絶縁膜７は、ゲート電極８の下部分の中央部を除
く領域が第１の膜厚の第１部分６ａとなっており、ゲー
ト電極８の下部分の中央部が第１の膜厚の１．２〜８．
０倍である膜厚の第２部分６ｂとなっている。
【００２７】上記半導体層３は、ゲート電極８の下部分
であって、第２部分６ｂの下方にチャネル領域１２、第
１部分６ａの下方にチャネル領域２を有する。更に、チ
ャネル領域１２、２を挟んで両側には、不純物が高濃度
に導入されて低抵抗になっているソース領域５ａおよび
ドレイン領域５ｂとを有する。
であって、第２部分６ｂの下方にチャネル領域１２、第
１部分６ａの下方にチャネル領域２を有する。更に、チ
ャネル領域１２、２を挟んで両側には、不純物が高濃度
に導入されて低抵抗になっているソース領域５ａおよび
ドレイン領域５ｂとを有する。
【００２８】この構成のＴＦＴは、図２（ａ）〜（ｃ）
に示すような製造工程に従って作製することができる。
に示すような製造工程に従って作製することができる。
【００２９】まず、図２（ａ）に示すように、基板１上
に半導体層３を形成する。この基板１としては、例えば
石英基板、ガラス基板、または絶縁性膜で被覆されたガ
ラス基板などを用いることができる。半導体層３として
は、非晶質シリコン、微結晶シリコン、多結晶シリコン
等の半導体膜を用いることができる。また、基板１とし
て単結晶シリコンを用いた場合には半導体層３を形成す
る必要がなく、その単結晶シリコンをそのまま半導体層
として用いることができる。さらに、半導体層は上記材
料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を
含有する材料を用いて形成してもよい。
に半導体層３を形成する。この基板１としては、例えば
石英基板、ガラス基板、または絶縁性膜で被覆されたガ
ラス基板などを用いることができる。半導体層３として
は、非晶質シリコン、微結晶シリコン、多結晶シリコン
等の半導体膜を用いることができる。また、基板１とし
て単結晶シリコンを用いた場合には半導体層３を形成す
る必要がなく、その単結晶シリコンをそのまま半導体層
として用いることができる。さらに、半導体層は上記材
料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を
含有する材料を用いて形成してもよい。
【００３０】上記半導体層３を成膜する場合には、膜厚
１０ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬ
ＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法等の
成膜方法により形成することができる。例えば、多結晶
シリコン膜は、ＬＰＣＶＤ法により基板温度５８０〜６
５０℃で直接基板上に成膜することができる。また、Ｌ
ＰＣＶＤ法により基板温度４００〜６００℃で成膜した
非晶質シリコン膜を真空中または不活性ガス中、５００
〜６５０℃で６〜４８時間アニールすると、一層良好な
多結晶シリコン膜が得られる。非晶質シリコン膜はプラ
ズマＣＶＤ法により形成することができ、原料ガスとし
てはＳｉＨ4、Ｓｉ2Ｈ6を用いる。また、非晶質シリコ
ン膜のアニールは、ランプアニール法やレーザーアニー
ル法で行ってもよい。
１０ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＬ
ＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法等の
成膜方法により形成することができる。例えば、多結晶
シリコン膜は、ＬＰＣＶＤ法により基板温度５８０〜６
５０℃で直接基板上に成膜することができる。また、Ｌ
ＰＣＶＤ法により基板温度４００〜６００℃で成膜した
非晶質シリコン膜を真空中または不活性ガス中、５００
〜６５０℃で６〜４８時間アニールすると、一層良好な
多結晶シリコン膜が得られる。非晶質シリコン膜はプラ
ズマＣＶＤ法により形成することができ、原料ガスとし
てはＳｉＨ4、Ｓｉ2Ｈ6を用いる。また、非晶質シリコ
ン膜のアニールは、ランプアニール法やレーザーアニー
ル法で行ってもよい。
【００３１】次に、半導体層３の上に絶縁膜を成膜し、
エッチングにより島状の絶縁膜６０とする。この絶縁膜
は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズ
マＣＶＤ法、リモートプラズマＣＶＤ法等により成膜す
ることができ、この実施例では、膜厚３０〜１５０ｎｍ
のＳｉＯ2膜を形成した。その他、窒化シリコン膜、酸
化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いて
もよい。
エッチングにより島状の絶縁膜６０とする。この絶縁膜
は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズ
マＣＶＤ法、リモートプラズマＣＶＤ法等により成膜す
ることができ、この実施例では、膜厚３０〜１５０ｎｍ
のＳｉＯ2膜を形成した。その他、窒化シリコン膜、酸
化タンタル膜、酸化アルミニウム膜等の絶縁膜を用いて
もよい。
【００３２】続いて、図２（ｂ）に示すように、島状の
絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと第１
部分６ａより膜厚が厚い第２部分６ｂとを形成する。こ
の場合における絶縁膜の成膜は、スパッタ法、常圧ＣＶ
Ｄ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラ
ズマＣＶＤ法等を用いることができ、この実施例では膜
厚６０〜１５０ｎｍのＳｉＯ2膜を形成した。原料ガス
としては、ＳｉＨ4ガスとＯ2ガス、またはＴＥＯＳ（Ｔ
ｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔ
ｅ、Ｓｉ（０Ｃ2Ｈ5）4）ガスと０2ガス等を用いる。そ
の他、窒化シリコン膜、酸化タンタル膜、酸化アルミニ
ウム膜等の絶縁膜を用いてもよい。
絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと第１
部分６ａより膜厚が厚い第２部分６ｂとを形成する。こ
の場合における絶縁膜の成膜は、スパッタ法、常圧ＣＶ
Ｄ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラ
ズマＣＶＤ法等を用いることができ、この実施例では膜
厚６０〜１５０ｎｍのＳｉＯ2膜を形成した。原料ガス
としては、ＳｉＨ4ガスとＯ2ガス、またはＴＥＯＳ（Ｔ
ｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔ
ｅ、Ｓｉ（０Ｃ2Ｈ5）4）ガスと０2ガス等を用いる。そ
の他、窒化シリコン膜、酸化タンタル膜、酸化アルミニ
ウム膜等の絶縁膜を用いてもよい。
【００３３】このようにして膜厚の厚い第２部分６ｂを
作製すると、本実施例のＴＦＴと従来のＴＦＴとを同様
のプロセスで非常に容易に作製することができる。例え
ば、本実施例のＴＦＴと従来のＴＦＴとを同一基板上に
作製する場合、第１の膜厚の０．２〜７．０倍の膜厚を
有する島状絶縁膜６０をパターニングして本実施例のＴ
ＦＴの第２部分にのみ形成し、第１の膜厚を有する絶縁
膜をパターニングして本実施例のＴＦＴのゲート絶縁膜
形成部分および従来のＴＦＴのゲート絶縁膜形成部分に
形成する。この方法により作製すると、本実施例のＴＦ
Ｔと従来のＴＦＴとを容易に同一基板上に共存させるこ
とができるので、低ＯＦＦ電流が必要とされる部分には
本実施例のＴＦＴを作製し、低ＯＦＦ電流が必要とされ
ない部分には従来のＴＦＴを作製することができる。こ
の場合、第１の膜厚を有する絶縁膜と、第１の膜厚の
０．２〜７．０倍の膜厚を有する絶縁膜との積層順序
は、いずれを先に行ってもよい。以上の説明では第２部
分を２層の絶縁膜の積層構造として形成したが、第２の
膜厚を有する絶縁膜をゲート絶縁膜形成部分に成膜した
後、第１部分の厚みをフォトリソグラフィーとエッチン
グにより薄くしても第１部分６ａと第２部分６ｂとを有
するゲート絶縁膜７を形成することができる。この場合
でも、第２の膜厚の絶縁膜を本実施例のＴＦＴの第２部
分を残して、第１部分および従来のＴＦＴのゲート絶縁
膜形成部分をエッチングすることにより、本実施例のＴ
ＦＴおよび従来のＴＦＴを同一基板上に共存させること
ができる。
作製すると、本実施例のＴＦＴと従来のＴＦＴとを同様
のプロセスで非常に容易に作製することができる。例え
ば、本実施例のＴＦＴと従来のＴＦＴとを同一基板上に
作製する場合、第１の膜厚の０．２〜７．０倍の膜厚を
有する島状絶縁膜６０をパターニングして本実施例のＴ
ＦＴの第２部分にのみ形成し、第１の膜厚を有する絶縁
膜をパターニングして本実施例のＴＦＴのゲート絶縁膜
形成部分および従来のＴＦＴのゲート絶縁膜形成部分に
形成する。この方法により作製すると、本実施例のＴＦ
Ｔと従来のＴＦＴとを容易に同一基板上に共存させるこ
とができるので、低ＯＦＦ電流が必要とされる部分には
本実施例のＴＦＴを作製し、低ＯＦＦ電流が必要とされ
ない部分には従来のＴＦＴを作製することができる。こ
の場合、第１の膜厚を有する絶縁膜と、第１の膜厚の
０．２〜７．０倍の膜厚を有する絶縁膜との積層順序
は、いずれを先に行ってもよい。以上の説明では第２部
分を２層の絶縁膜の積層構造として形成したが、第２の
膜厚を有する絶縁膜をゲート絶縁膜形成部分に成膜した
後、第１部分の厚みをフォトリソグラフィーとエッチン
グにより薄くしても第１部分６ａと第２部分６ｂとを有
するゲート絶縁膜７を形成することができる。この場合
でも、第２の膜厚の絶縁膜を本実施例のＴＦＴの第２部
分を残して、第１部分および従来のＴＦＴのゲート絶縁
膜形成部分をエッチングすることにより、本実施例のＴ
ＦＴおよび従来のＴＦＴを同一基板上に共存させること
ができる。
【００３４】次に、図２（ｃ）に示すように、ゲート電
極８を形成した後、自己整合的に不純物イオン１００を
注入し、半導体層３にソース領域５ａおよびドレイン領
域５ｂを形成する。この時、ゲート電極８下の半導体層
部分には不純物が注入されないのでチャネル領域２、１
２が形成される。この実施例では、不純物イオン１００
としてリンイオンを用い、エネルギー８０〜１００ｋｅ
Ｖでドーズ量２×１０15ｉｏｎｓ／ｃｍ2の注入を行っ
た。注入後、不純物イオンを活性化して低抵抗化するこ
とによりソース領域５ａおよびドレイン領域５ｂを形成
した。不純物イオンの活性化は、炉アニール法、ランプ
アニール法、レーザーアニール法や以下に示す自己活性
法を用いることができる。自己活性法は、特願平４−３
０７３５０号に記載されているイオンドーピング法を用
い、原料ガスの水素濃度を高くしてソース／ドレイン領
域に注入する。例えば、水素濃度が９５％のＰＨ3ガス
を原料ガスとしてプラズマを発生させ、リンイオンと同
時に水素イオンを注入すると、水素イオンにアシストさ
れて注入と同時に不純物イオンが活性化される。よっ
て、不純物イオン活性化のための熱アニールが不要にな
るので、３００℃以下の低温プロセスでソース／ドレイ
ン領域を形成することができ、ゲート電極材料に比較的
低融点の金属を使用することができる。例えば低融点金
属であるアルミニウムを使用することができ、アルミニ
ウムは低抵抗材料であるので低抵抗な配線を実現するこ
とができる。
極８を形成した後、自己整合的に不純物イオン１００を
注入し、半導体層３にソース領域５ａおよびドレイン領
域５ｂを形成する。この時、ゲート電極８下の半導体層
部分には不純物が注入されないのでチャネル領域２、１
２が形成される。この実施例では、不純物イオン１００
としてリンイオンを用い、エネルギー８０〜１００ｋｅ
Ｖでドーズ量２×１０15ｉｏｎｓ／ｃｍ2の注入を行っ
た。注入後、不純物イオンを活性化して低抵抗化するこ
とによりソース領域５ａおよびドレイン領域５ｂを形成
した。不純物イオンの活性化は、炉アニール法、ランプ
アニール法、レーザーアニール法や以下に示す自己活性
法を用いることができる。自己活性法は、特願平４−３
０７３５０号に記載されているイオンドーピング法を用
い、原料ガスの水素濃度を高くしてソース／ドレイン領
域に注入する。例えば、水素濃度が９５％のＰＨ3ガス
を原料ガスとしてプラズマを発生させ、リンイオンと同
時に水素イオンを注入すると、水素イオンにアシストさ
れて注入と同時に不純物イオンが活性化される。よっ
て、不純物イオン活性化のための熱アニールが不要にな
るので、３００℃以下の低温プロセスでソース／ドレイ
ン領域を形成することができ、ゲート電極材料に比較的
低融点の金属を使用することができる。例えば低融点金
属であるアルミニウムを使用することができ、アルミニ
ウムは低抵抗材料であるので低抵抗な配線を実現するこ
とができる。
【００３５】以上のようにして得られる本実施例のＴＦ
Ｔの動作原理を図３（ａ）〜（ｃ）を用いて説明する。
尚、図３（ａ）〜（ｃ）において、第１部分６ａの膜厚
をｄ1、第２部分６ｂの膜厚をｄ2とする。
Ｔの動作原理を図３（ａ）〜（ｃ）を用いて説明する。
尚、図３（ａ）〜（ｃ）において、第１部分６ａの膜厚
をｄ1、第２部分６ｂの膜厚をｄ2とする。
【００３６】図３（ａ）のＴＦＴは、ｄ2>>ｄ1の時、第
２の膜厚部分６上のゲート電極８のトランジスタゲート
としての作用が第１の膜厚部分７上のゲート電極８に比
べて極めて小さくなるので、近似的に図３（ｂ）のＴＦ
Ｔと同様な動作を示す。
２の膜厚部分６上のゲート電極８のトランジスタゲート
としての作用が第１の膜厚部分７上のゲート電極８に比
べて極めて小さくなるので、近似的に図３（ｂ）のＴＦ
Ｔと同様な動作を示す。
【００３７】図３（ｂ）のＴＦＴは、ゲート８ａおよび
ゲート８ｂの２つのゲートを備えたデュアルゲート構造
のＴＦＴであり、ソース領域５ａとドレイン領域５ｂと
の間にかかる電界を分割することにより電界を緩和する
ことができる。また、ゲート８ａとゲート８ｂの間の下
にあるチャネル層１２は不純物がドーピングされていな
い領域であるので、実質的にオフセットゲート構造とな
る。このため、ゲート８ａを有するＴＦＴのドレイン部
にオフセット部１２が形成されることになり、ドレイン
端部での電界が緩和される。このデュアルゲート構造お
よびオフセットゲート構造の２つの電界緩和効果によっ
て逆バイアス側のオフ電流が低減され、かつ、特性劣化
の小さいＴＦＴが得られる。さらに、ソース領域５ａと
ドレイン領域５ｂとが入れ替わって用いられてもゲート
２を有するＴＦＴのドレイン部にオフセット部が位置す
ることになるので、必ずいずれか一方のＴＦＴのドレイ
ン端部での電界が緩和される。特に、アクティブマトリ
ックス液晶ディスプレイの絵素部のＴＦＴは、信号状態
に応じてソース領域またはドレイン領域として機能する
必要があるので、このように必ずいずれか一方のＴＦＴ
のドレイン端部での電界が緩和される構造は非常に望ま
しいものである。
ゲート８ｂの２つのゲートを備えたデュアルゲート構造
のＴＦＴであり、ソース領域５ａとドレイン領域５ｂと
の間にかかる電界を分割することにより電界を緩和する
ことができる。また、ゲート８ａとゲート８ｂの間の下
にあるチャネル層１２は不純物がドーピングされていな
い領域であるので、実質的にオフセットゲート構造とな
る。このため、ゲート８ａを有するＴＦＴのドレイン部
にオフセット部１２が形成されることになり、ドレイン
端部での電界が緩和される。このデュアルゲート構造お
よびオフセットゲート構造の２つの電界緩和効果によっ
て逆バイアス側のオフ電流が低減され、かつ、特性劣化
の小さいＴＦＴが得られる。さらに、ソース領域５ａと
ドレイン領域５ｂとが入れ替わって用いられてもゲート
２を有するＴＦＴのドレイン部にオフセット部が位置す
ることになるので、必ずいずれか一方のＴＦＴのドレイ
ン端部での電界が緩和される。特に、アクティブマトリ
ックス液晶ディスプレイの絵素部のＴＦＴは、信号状態
に応じてソース領域またはドレイン領域として機能する
必要があるので、このように必ずいずれか一方のＴＦＴ
のドレイン端部での電界が緩和される構造は非常に望ま
しいものである。
【００３８】図３（ａ）のＴＦＴは、ｄ2＞ｄ1の時、第
２の膜厚部分６上のゲート電極８が第１の膜厚部分７に
近付いてくるとＴＦＴのオン動作時にトランジスタゲー
トとしての作用が若干影響するので、近似的に図３
（ｃ）のＴＦＴと同様な動作を示す。
２の膜厚部分６上のゲート電極８が第１の膜厚部分７に
近付いてくるとＴＦＴのオン動作時にトランジスタゲー
トとしての作用が若干影響するので、近似的に図３
（ｃ）のＴＦＴと同様な動作を示す。
【００３９】図３（ｃ）のＴＦＴは、ゲート８ａおよび
ゲート８ｂの２つのゲートを備えたデュアルゲート構造
のＴＦＴであり、ソース領域５ａとドレイン領域５ｂと
の間にかかる電界を分割することにより電界を緩和する
ことができる。また、ゲート８ａとゲート８ｂの間の下
にあるチャネル層１２は不純物がドーピングされていな
い領域であるが、ＴＦＴのオン動作時にはチャネルが誘
起され易く、低濃度の不純物ドーピングがなされた領域
のような作用を示すので、実質的にＬＤＤ構造と同様な
作用を示す。このため、ゲート８ａを有するＴＦＴのド
レイン部に疑似ＬＤＤ部１２が形成されることになり、
ドレイン端部での電界が緩和される。このデュアルゲー
ト構造および疑似ＬＤＤ構造の２つの電界緩和効果によ
って逆バイアス側のオフ電流が低減され、かつ、特性劣
化の小さいＴＦＴが得られる。さらに、ソース領域５ａ
とドレイン領域５ｂとが入れ替わって用いられてもゲー
ト２を有するＴＦＴのドレイン部にオフセット部が位置
することになるので、必ずいずれか一方のＴＦＴのドレ
イン端部での電界が緩和される。特に、アクティブマト
リックス液晶ディスプレイの絵素部のＴＦＴは、信号状
態に応じてソース領域またはドレイン領域として機能す
る必要があるので、このように必ずいずれか一方のＴＦ
Ｔのドレイン端部での電界が緩和される構造は非常に望
ましいものである。さらに、この場合、ｄ2>>ｄ1の時に
比べてオン電流も増加させることができる。
ゲート８ｂの２つのゲートを備えたデュアルゲート構造
のＴＦＴであり、ソース領域５ａとドレイン領域５ｂと
の間にかかる電界を分割することにより電界を緩和する
ことができる。また、ゲート８ａとゲート８ｂの間の下
にあるチャネル層１２は不純物がドーピングされていな
い領域であるが、ＴＦＴのオン動作時にはチャネルが誘
起され易く、低濃度の不純物ドーピングがなされた領域
のような作用を示すので、実質的にＬＤＤ構造と同様な
作用を示す。このため、ゲート８ａを有するＴＦＴのド
レイン部に疑似ＬＤＤ部１２が形成されることになり、
ドレイン端部での電界が緩和される。このデュアルゲー
ト構造および疑似ＬＤＤ構造の２つの電界緩和効果によ
って逆バイアス側のオフ電流が低減され、かつ、特性劣
化の小さいＴＦＴが得られる。さらに、ソース領域５ａ
とドレイン領域５ｂとが入れ替わって用いられてもゲー
ト２を有するＴＦＴのドレイン部にオフセット部が位置
することになるので、必ずいずれか一方のＴＦＴのドレ
イン端部での電界が緩和される。特に、アクティブマト
リックス液晶ディスプレイの絵素部のＴＦＴは、信号状
態に応じてソース領域またはドレイン領域として機能す
る必要があるので、このように必ずいずれか一方のＴＦ
Ｔのドレイン端部での電界が緩和される構造は非常に望
ましいものである。さらに、この場合、ｄ2>>ｄ1の時に
比べてオン電流も増加させることができる。
【００４０】このように、本実施例のＴＦＴは、ゲート
絶縁膜に第２部分６ｂが形成されていることにより、電
界を緩和して逆バイアス側のオフ電流を低減し、かつ特
性劣化の小さいＴＦＴとすることができる。また、第２
部分６ｂは、チャネル層２、１２とゲート電極８とに挟
まれた領域であれば、ソース領域５ａ側またはドレイン
領域５ｂ側にずれても得られる効果がほとんど変わらな
いので、ＴＦＴを作製する場合の位置合わせ精度のマー
ジンを大きく取ることができる。
絶縁膜に第２部分６ｂが形成されていることにより、電
界を緩和して逆バイアス側のオフ電流を低減し、かつ特
性劣化の小さいＴＦＴとすることができる。また、第２
部分６ｂは、チャネル層２、１２とゲート電極８とに挟
まれた領域であれば、ソース領域５ａ側またはドレイン
領域５ｂ側にずれても得られる効果がほとんど変わらな
いので、ＴＦＴを作製する場合の位置合わせ精度のマー
ジンを大きく取ることができる。
【００４１】このＴＦＴは、図４に示すように、ゲート
絶縁膜７にソース領域５ａおよびドレイン領域５ｂに達
するようにコンタクトホールを形成し、ソース電極５０
ａおよびドレイン電極５０ｂと接続した構成とすること
ができる。このＴＦＴのサイズは、Ｌ1＝１０μｍ、Ｌ2
＝４μｍ、Ｗ＝１５μｍとしたが、用途によって適当に
設定することができる。例えば、オン電流を増加させる
ためには、Ｌ1とＬ2との差（Ｌ1−Ｌ2）を小さくする
か、またはＷを大きくすればよい。
絶縁膜７にソース領域５ａおよびドレイン領域５ｂに達
するようにコンタクトホールを形成し、ソース電極５０
ａおよびドレイン電極５０ｂと接続した構成とすること
ができる。このＴＦＴのサイズは、Ｌ1＝１０μｍ、Ｌ2
＝４μｍ、Ｗ＝１５μｍとしたが、用途によって適当に
設定することができる。例えば、オン電流を増加させる
ためには、Ｌ1とＬ2との差（Ｌ1−Ｌ2）を小さくする
か、またはＷを大きくすればよい。
【００４２】（実施例２）図５に本実施例のＴＦＴを示
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂ、６ｂが、ソース領域５ａお
よびドレイン領域５ｂに隣接するチャネル領域１２、１
２の上に形成されている。
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂ、６ｂが、ソース領域５ａお
よびドレイン領域５ｂに隣接するチャネル領域１２、１
２の上に形成されている。
【００４３】このＴＦＴは、第２部分６ｂ、６ｂをソー
ス端およびドレイン端に位置するように形成することに
より実施例１と同様にして作製することができる。
ス端およびドレイン端に位置するように形成することに
より実施例１と同様にして作製することができる。
【００４４】本実施例のＴＦＴは、ゲート絶縁膜に第２
部分６ｂが形成されていることにより、実施例１と同様
に、第２部分６ｂに接するチャネル領域１２、１２にオ
フセット部または疑似ＬＤＤ部が形成されるので、電界
を緩和して逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。
部分６ｂが形成されていることにより、実施例１と同様
に、第２部分６ｂに接するチャネル領域１２、１２にオ
フセット部または疑似ＬＤＤ部が形成されるので、電界
を緩和して逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。
【００４５】（実施例３）図６に本実施例のＴＦＴを示
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂ、６ｂが半導体層のソース領
域５ａおよびドレイン領域５ｂに隣接する半導体層上に
ゲート電極８の内側から外側にかけて形成されている。
また、ゲート電極８の外側の第２部分６ｂ、６ｂの下は
不純物濃度が低いＬＤＤ領域４ａ、４ｂとなっている。
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂ、６ｂが半導体層のソース領
域５ａおよびドレイン領域５ｂに隣接する半導体層上に
ゲート電極８の内側から外側にかけて形成されている。
また、ゲート電極８の外側の第２部分６ｂ、６ｂの下は
不純物濃度が低いＬＤＤ領域４ａ、４ｂとなっている。
【００４６】このＴＦＴは、図７（ａ）〜（ｃ）に示す
ような製造工程に従って作製することができる。
ような製造工程に従って作製することができる。
【００４７】まず、図７（ａ）に示すように、基板１上
に半導体層３を形成する。この基板１としては、例え
ば、石英基板、ガラス基板または絶縁性膜で被覆された
ガラス基板などを用いることができる。半導体層３とし
ては、非晶質シリコン、微結晶シリコン、多結晶シリコ
ン等の半導体膜を用いることができる。また、基板１と
して単結晶シリコンを用いた場合には半導体層３を形成
する必要がなく、その単結晶シリコンをそのまま半導体
層として用いることができる。さらに、半導体層は上記
材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等
を含有する材料を用いて形成してもよい。
に半導体層３を形成する。この基板１としては、例え
ば、石英基板、ガラス基板または絶縁性膜で被覆された
ガラス基板などを用いることができる。半導体層３とし
ては、非晶質シリコン、微結晶シリコン、多結晶シリコ
ン等の半導体膜を用いることができる。また、基板１と
して単結晶シリコンを用いた場合には半導体層３を形成
する必要がなく、その単結晶シリコンをそのまま半導体
層として用いることができる。さらに、半導体層は上記
材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等
を含有する材料を用いて形成してもよい。
【００４８】半導体層３を成膜する場合には、膜厚１０
ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ法やＬＰＣＶＤ
法等の成膜方法により形成することができる。例えば、
多結晶シリコン膜は、ＬＰＣＶＤ法により基板温度５８
０〜６５０℃で直接基板上に成膜することができる。ま
た、ＬＰＣＶＤ法により基板温度４００〜６００℃で成
膜した非晶質シリコン膜を真空中または不活性ガス中、
５００〜６５０℃で６〜４８時間アニールすると、一層
良好な多結晶シリコン膜が得られる。非晶質シリコン膜
はプラズマＣＶＤ法により形成することができ、原料ガ
スとしてはＳｉＨ4、Ｓｉ2Ｈ6を用いる。また、非晶質
シリコン膜のアニールは、ランプアニール法やレーザー
アニール法で行ってもよい。
ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ法やＬＰＣＶＤ
法等の成膜方法により形成することができる。例えば、
多結晶シリコン膜は、ＬＰＣＶＤ法により基板温度５８
０〜６５０℃で直接基板上に成膜することができる。ま
た、ＬＰＣＶＤ法により基板温度４００〜６００℃で成
膜した非晶質シリコン膜を真空中または不活性ガス中、
５００〜６５０℃で６〜４８時間アニールすると、一層
良好な多結晶シリコン膜が得られる。非晶質シリコン膜
はプラズマＣＶＤ法により形成することができ、原料ガ
スとしてはＳｉＨ4、Ｓｉ2Ｈ6を用いる。また、非晶質
シリコン膜のアニールは、ランプアニール法やレーザー
アニール法で行ってもよい。
【００４９】次に、半導体層３の上に絶縁膜を成膜し、
エッチングにより島状の絶縁膜６０、６０とする。この
絶縁膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により
成膜することができ、この実施例では、膜厚３０〜１５
０ｎｍのＳｉＯ2膜を形成した。その他、窒化シリコン
膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を
用いてもよい。
エッチングにより島状の絶縁膜６０、６０とする。この
絶縁膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により
成膜することができ、この実施例では、膜厚３０〜１５
０ｎｍのＳｉＯ2膜を形成した。その他、窒化シリコン
膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を
用いてもよい。
【００５０】続いて、図７（ｂ）に示すように、島状の
絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと、第
１部分６ａより膜厚が厚い第２部分６ｂ、６ｂとを有す
る絶縁膜を形成する。この絶縁膜は、スパッタ法、常圧
ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモート
プラズマＣＶＤ法等により成膜することができ、この実
施例では膜厚６０〜１５０ｎｍのＳｉＯ2膜を形成し
た。原料ガスとしては、ＳｉＨ4ガスとＯ2ガス、または
ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
ｌｉｃａｔｅ、Ｓｉ（０Ｃ2Ｈ5）4）ガスと０2ガス等を
用いる。その他、窒化シリコン膜、酸化タンタル膜、酸
化アルミニウム膜等の絶縁膜を用いてもよい。以上の説
明では第２部分を２層の絶縁膜の積層構造として形成し
たが、第２の膜厚の絶縁膜をゲート絶縁膜形成部分に成
膜した後、第１部分の厚みをフォトリソグラフィーとエ
ッチングにより薄くしても第１部分６ａと第２部分６
ｂ、６ｂとを有するゲート絶縁膜を形成することができ
る。
絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと、第
１部分６ａより膜厚が厚い第２部分６ｂ、６ｂとを有す
る絶縁膜を形成する。この絶縁膜は、スパッタ法、常圧
ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモート
プラズマＣＶＤ法等により成膜することができ、この実
施例では膜厚６０〜１５０ｎｍのＳｉＯ2膜を形成し
た。原料ガスとしては、ＳｉＨ4ガスとＯ2ガス、または
ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉ
ｌｉｃａｔｅ、Ｓｉ（０Ｃ2Ｈ5）4）ガスと０2ガス等を
用いる。その他、窒化シリコン膜、酸化タンタル膜、酸
化アルミニウム膜等の絶縁膜を用いてもよい。以上の説
明では第２部分を２層の絶縁膜の積層構造として形成し
たが、第２の膜厚の絶縁膜をゲート絶縁膜形成部分に成
膜した後、第１部分の厚みをフォトリソグラフィーとエ
ッチングにより薄くしても第１部分６ａと第２部分６
ｂ、６ｂとを有するゲート絶縁膜を形成することができ
る。
【００５１】次に、図７（ｃ）に示すように、ゲート電
極８を形成した後、自己整合的に不純物イオン１００を
注入し、半導体層３にソース領域５ａおよびドレイン領
域５ｂを形成する。この時、ゲート電極８下の半導体層
部分は不純物が注入されないのでチャネル領域２、１２
が形成される。また、ゲート電極８の外側の第２部分６
ｂ、６ｂの下は第１部分６ａに比べて不純物が注入され
にくいので、不純物濃度が低いＬＤＤ領域４ａ、４ｂと
なる。この実施例では、不純物イオン１００としてリン
イオンを用い、エネルギー８０〜１００ｋｅＶでドーズ
量２×１０15ｉｏｎｓ／ｃｍ2の注入を行った。注入
後、不純物イオンを活性化して低抵抗化することにより
ソース領域およびドレイン領域を形成した。不純物イオ
ンの活性化は、炉アニール法、ランプアニール法、レー
ザーアニール法や自己活性法を用いることができる。
極８を形成した後、自己整合的に不純物イオン１００を
注入し、半導体層３にソース領域５ａおよびドレイン領
域５ｂを形成する。この時、ゲート電極８下の半導体層
部分は不純物が注入されないのでチャネル領域２、１２
が形成される。また、ゲート電極８の外側の第２部分６
ｂ、６ｂの下は第１部分６ａに比べて不純物が注入され
にくいので、不純物濃度が低いＬＤＤ領域４ａ、４ｂと
なる。この実施例では、不純物イオン１００としてリン
イオンを用い、エネルギー８０〜１００ｋｅＶでドーズ
量２×１０15ｉｏｎｓ／ｃｍ2の注入を行った。注入
後、不純物イオンを活性化して低抵抗化することにより
ソース領域およびドレイン領域を形成した。不純物イオ
ンの活性化は、炉アニール法、ランプアニール法、レー
ザーアニール法や自己活性法を用いることができる。
【００５２】本実施例のＴＦＴは、ゲート絶縁膜に第２
部分６ｂ、６ｂが形成されていることにより、実施例１
と同様に、第２部分６ｂに接するチャネル領域１２にオ
フセット部または疑似ＬＤＤ部が形成されるので、電界
を緩和して逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。また、ソース
領域５ａおよびドレイン領域５ｂに不純物イオンを注入
する際にソース領域５ａおよびドレイン領域５ｂより高
抵抗なＬＤＤ領域４ａ、４ｂが形成されるので、さらに
ソース／ドレイン端部での電界を緩和することができ、
逆バイアス側のオフ電流を低減し、かつ特性劣化の小さ
いＴＦＴとすることができる。
部分６ｂ、６ｂが形成されていることにより、実施例１
と同様に、第２部分６ｂに接するチャネル領域１２にオ
フセット部または疑似ＬＤＤ部が形成されるので、電界
を緩和して逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。また、ソース
領域５ａおよびドレイン領域５ｂに不純物イオンを注入
する際にソース領域５ａおよびドレイン領域５ｂより高
抵抗なＬＤＤ領域４ａ、４ｂが形成されるので、さらに
ソース／ドレイン端部での電界を緩和することができ、
逆バイアス側のオフ電流を低減し、かつ特性劣化の小さ
いＴＦＴとすることができる。
【００５３】（実施例４）図８に本実施例のＴＦＴを示
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂが、半導体層３のドレイン領
域５ｂに隣接するチャネル領域１２上に形成されてい
る。
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂが、半導体層３のドレイン領
域５ｂに隣接するチャネル領域１２上に形成されてい
る。
【００５４】このＴＦＴは、第２部分６ｂをドレイン端
に位置するように形成することにより実施例１と同様に
して作製することができる。
に位置するように形成することにより実施例１と同様に
して作製することができる。
【００５５】本実施例のＴＦＴは、ゲート絶縁膜に第２
部分６ｂが形成されていることにより、実施例１と同様
に、第２部分６ｂに接するチャネル領域１２にオフセッ
ト部または疑似ＬＤＤ部が形成されるので、電界を緩和
して逆バイアス側のオフ電流を低減し、かつ特性劣化の
小さいＴＦＴとすることができる。このＴＦＴは、第２
部分６ｂが電界強度の高まるドレイン端部にのみ位置し
ているので、ソース端およびドレイン端の両方に形成さ
れた実施例２のＴＦＴとは異なり、オン電流が大きくと
れるがソース／ドレインが場合によって入れ換わる液晶
ディスプレイの絵素部ＴＦＴには用いにくいという違い
がある。
部分６ｂが形成されていることにより、実施例１と同様
に、第２部分６ｂに接するチャネル領域１２にオフセッ
ト部または疑似ＬＤＤ部が形成されるので、電界を緩和
して逆バイアス側のオフ電流を低減し、かつ特性劣化の
小さいＴＦＴとすることができる。このＴＦＴは、第２
部分６ｂが電界強度の高まるドレイン端部にのみ位置し
ているので、ソース端およびドレイン端の両方に形成さ
れた実施例２のＴＦＴとは異なり、オン電流が大きくと
れるがソース／ドレインが場合によって入れ換わる液晶
ディスプレイの絵素部ＴＦＴには用いにくいという違い
がある。
【００５６】（実施例５）図９に本実施例のＴＦＴを示
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂが、半導体層３のドレイン領
域５ｂに隣接するチャネル領域１２上にゲート電極８の
内側から外側にかけて形成されている。また、ゲート電
極８の外側の第２部分６ｂの下は不純物濃度が低いＬＤ
Ｄ領域４ｂとなっている。
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂが、半導体層３のドレイン領
域５ｂに隣接するチャネル領域１２上にゲート電極８の
内側から外側にかけて形成されている。また、ゲート電
極８の外側の第２部分６ｂの下は不純物濃度が低いＬＤ
Ｄ領域４ｂとなっている。
【００５７】このＴＦＴは、第２部分６ｂをドレイン端
に位置するように形成することにより実施例３と同様に
して作製することができる。
に位置するように形成することにより実施例３と同様に
して作製することができる。
【００５８】本実施例のＴＦＴは、ゲート絶縁膜７に第
２部分６ｂが形成されていることにより、実施例１と同
様に、第２部分６ｂに接するチャネル領域１２にオフセ
ット部または疑似ＬＤＤ部が形成されるので、電界を緩
和して逆バイアス側のオフ電流を低減し、かつ特性劣化
の小さいＴＦＴとすることができる。また、ソース領域
５ａおよびドレイン領域５ｂに不純物イオンを注入する
際にソース領域５ａおよびドレイン領域５ｂより高抵抗
なＬＤＤ領域４ｂが形成されるので、さらにソース／ド
レイン端部での電界を緩和することができ、逆バイアス
側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴと
することができる。このＴＦＴは、第２部分６ｂが電界
強度の高まるドレイン端部にのみ位置しているので、ソ
ース端およびドレイン端の両方に形成された実施例３の
ＴＦＴとは異なり、オン電流が大きくとれるがソース／
ドレインが場合によって入れ換わる液晶ディスプレイの
絵素部ＴＦＴには用いにくいという違いがある。
２部分６ｂが形成されていることにより、実施例１と同
様に、第２部分６ｂに接するチャネル領域１２にオフセ
ット部または疑似ＬＤＤ部が形成されるので、電界を緩
和して逆バイアス側のオフ電流を低減し、かつ特性劣化
の小さいＴＦＴとすることができる。また、ソース領域
５ａおよびドレイン領域５ｂに不純物イオンを注入する
際にソース領域５ａおよびドレイン領域５ｂより高抵抗
なＬＤＤ領域４ｂが形成されるので、さらにソース／ド
レイン端部での電界を緩和することができ、逆バイアス
側のオフ電流を低減し、かつ特性劣化の小さいＴＦＴと
することができる。このＴＦＴは、第２部分６ｂが電界
強度の高まるドレイン端部にのみ位置しているので、ソ
ース端およびドレイン端の両方に形成された実施例３の
ＴＦＴとは異なり、オン電流が大きくとれるがソース／
ドレインが場合によって入れ換わる液晶ディスプレイの
絵素部ＴＦＴには用いにくいという違いがある。
【００５９】（実施例６）図１０に本実施例のＴＦＴを
示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍
の膜厚を有する第２部分６ｂが、ソース領域５ａおよび
ドレイン領域５ｂの間でゲート電極８の下のチャネル層
１２部分の上に形成されている。この第２部分６ｂは、
第１の膜厚の絶縁膜６ｄと、第１の膜厚の０．２〜７．
０倍の膜厚からなる絶縁膜６ｃとの積層構造からなって
いる。この絶縁膜６ｃと６ｄとは同一材料で形成しても
よく、別材料で形成してもよい。また、積層順序もどち
らが下に形成されていてもよい。
示す。このＴＦＴは、第１部分６ａの１．２〜８．０倍
の膜厚を有する第２部分６ｂが、ソース領域５ａおよび
ドレイン領域５ｂの間でゲート電極８の下のチャネル層
１２部分の上に形成されている。この第２部分６ｂは、
第１の膜厚の絶縁膜６ｄと、第１の膜厚の０．２〜７．
０倍の膜厚からなる絶縁膜６ｃとの積層構造からなって
いる。この絶縁膜６ｃと６ｄとは同一材料で形成しても
よく、別材料で形成してもよい。また、積層順序もどち
らが下に形成されていてもよい。
【００６０】このＴＦＴは、実施例１と同様に図２に示
した方法により作製することができる。
した方法により作製することができる。
【００６１】本実施例のＴＦＴは、ゲート絶縁膜に第２
部分６ｂが形成されていることにより、実施例１と同様
に、第２部分６ｂに接するチャネル領域１２、１２にオ
フセット部または疑似ＬＤＤ部が形成されるので、電界
を緩和して逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。また、第２部
分６ｂは、チャネル層２、１２とゲート電極８とに挟ま
れた領域であれば、ソース領域５ａ側またはドレイン領
域５ｂ側にずれても得られる効果がほとんど変わらない
ので、ＴＦＴを作製する場合の位置合わせ精度のマージ
ンを大きく取ることができる。
部分６ｂが形成されていることにより、実施例１と同様
に、第２部分６ｂに接するチャネル領域１２、１２にオ
フセット部または疑似ＬＤＤ部が形成されるので、電界
を緩和して逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。また、第２部
分６ｂは、チャネル層２、１２とゲート電極８とに挟ま
れた領域であれば、ソース領域５ａ側またはドレイン領
域５ｂ側にずれても得られる効果がほとんど変わらない
ので、ＴＦＴを作製する場合の位置合わせ精度のマージ
ンを大きく取ることができる。
【００６２】図１１は、以上のようにして得られた実施
例１のＮ型ＴＦＴについて、膜厚の薄い第１部分６ａに
対する膜厚の厚い第２部分６ｂの膜厚比Ｒを変化させて
逆バイアス時のオフ電流を測定した結果を示す。尚、オ
フ電流は、ドレイン／ソース電圧ＶDS＝１４Ｖ、ゲート
電圧ＶG＝−３．５Ｖにおけるドレイン電流ＩDを測定し
た。トランジスタサイズはＬ1／Ｗ＝１０μｍ／１０μ
ｍとし、半導体層上でゲート電極８の内側に形成された
第２部分６ｂの長さＬ2は４μｍとした。Ｌ2が１〜６μ
ｍの範囲では、オフ電流には大きな差はなかった。
例１のＮ型ＴＦＴについて、膜厚の薄い第１部分６ａに
対する膜厚の厚い第２部分６ｂの膜厚比Ｒを変化させて
逆バイアス時のオフ電流を測定した結果を示す。尚、オ
フ電流は、ドレイン／ソース電圧ＶDS＝１４Ｖ、ゲート
電圧ＶG＝−３．５Ｖにおけるドレイン電流ＩDを測定し
た。トランジスタサイズはＬ1／Ｗ＝１０μｍ／１０μ
ｍとし、半導体層上でゲート電極８の内側に形成された
第２部分６ｂの長さＬ2は４μｍとした。Ｌ2が１〜６μ
ｍの範囲では、オフ電流には大きな差はなかった。
【００６３】この図から理解されるように、膜厚比Ｒ＝
１．２の時に１桁程度の効果が現れ、Ｒ＝１．５の時に
は２桁以上の顕著な効果が現れる。Ｒ＝４程度まではオ
フ電流が単調に減少し、Ｒ≧５では効果が飽和する。従
って、第２部分６ｂは第１部分６ａの１．２倍以上の膜
厚とするのが望ましい。また、Ｒ≧５以上ではオフ電流
が飽和しているが効果は得られる。しかし、Ｒ＞８では
第２部分６ｂが非常に厚くなって作製効率が悪くなる上
に、第２部分の上に形成するゲート電極８のステップカ
バレッジが困難になるので好ましくない。例えば、絶縁
耐圧や歩留りを十分確保したゲート絶縁膜を得るために
は、第１の膜厚は５０〜１５０ｎｍ程度で形成する必要
がある。よって、Ｒ＝８では第２の膜厚は４００〜１２
００ｎｍになって作製効率が悪くスループットが低下す
る。また、第２の膜厚が４００〜１２００ｎｍとなる
と、その上に形成するゲート電極８のステップカバレッ
ジが困難になって、第２の膜厚以上のゲート電極を形成
する必要が生じる。従って、本発明のＴＦＴにより実質
的な効果を得るためには、１．２≦Ｒ≦８．０であるの
が望ましい。さらに、図１１によれば、効果が非常に効
率よく現れるのはＲが１．５〜４．０の時であるので、
特に１．５≦Ｒ≦４．０であるのが望ましい。また、こ
の時のＴＦＴのオン電流の低下はきわめて小さく問題な
く使用可能であった。
１．２の時に１桁程度の効果が現れ、Ｒ＝１．５の時に
は２桁以上の顕著な効果が現れる。Ｒ＝４程度まではオ
フ電流が単調に減少し、Ｒ≧５では効果が飽和する。従
って、第２部分６ｂは第１部分６ａの１．２倍以上の膜
厚とするのが望ましい。また、Ｒ≧５以上ではオフ電流
が飽和しているが効果は得られる。しかし、Ｒ＞８では
第２部分６ｂが非常に厚くなって作製効率が悪くなる上
に、第２部分の上に形成するゲート電極８のステップカ
バレッジが困難になるので好ましくない。例えば、絶縁
耐圧や歩留りを十分確保したゲート絶縁膜を得るために
は、第１の膜厚は５０〜１５０ｎｍ程度で形成する必要
がある。よって、Ｒ＝８では第２の膜厚は４００〜１２
００ｎｍになって作製効率が悪くスループットが低下す
る。また、第２の膜厚が４００〜１２００ｎｍとなる
と、その上に形成するゲート電極８のステップカバレッ
ジが困難になって、第２の膜厚以上のゲート電極を形成
する必要が生じる。従って、本発明のＴＦＴにより実質
的な効果を得るためには、１．２≦Ｒ≦８．０であるの
が望ましい。さらに、図１１によれば、効果が非常に効
率よく現れるのはＲが１．５〜４．０の時であるので、
特に１．５≦Ｒ≦４．０であるのが望ましい。また、こ
の時のＴＦＴのオン電流の低下はきわめて小さく問題な
く使用可能であった。
【００６４】（実施例７）この実施例では、本発明のＴ
ＦＴを絵素部に用いた液晶表示装置を示す。
ＦＴを絵素部に用いた液晶表示装置を示す。
【００６５】図１２は本実施例の液晶表示装置の構成図
であり、図１３はディスプレイ部の斜視図であり、図１
４はディスプレイ部の断面図である。この液晶表示装置
は、図１２に示すように、ディスプレイ部１００１にゲ
ート線１００４およびデータ線１００５が互いに交差し
て形成され、各交差部近傍にはＴＦＴ１００６が液晶部
１００７および補助容量１００８に接続して形成されて
いる。ディスプレイ部１００１の周辺にはゲート線駆動
回路１００２およびデータ線駆動回路１００３が設けら
れ、各々ゲート線１００４およびデータ線１００５によ
りＴＦＴ１００６と接続されている。
であり、図１３はディスプレイ部の斜視図であり、図１
４はディスプレイ部の断面図である。この液晶表示装置
は、図１２に示すように、ディスプレイ部１００１にゲ
ート線１００４およびデータ線１００５が互いに交差し
て形成され、各交差部近傍にはＴＦＴ１００６が液晶部
１００７および補助容量１００８に接続して形成されて
いる。ディスプレイ部１００１の周辺にはゲート線駆動
回路１００２およびデータ線駆動回路１００３が設けら
れ、各々ゲート線１００４およびデータ線１００５によ
りＴＦＴ１００６と接続されている。
【００６６】図１３に示すように、ＴＦＴ１００６、走
査線１００４、データ線１００５および画素電極２００
７は基板２００１上に形成されており、ＴＦＴ１００６
のゲート電極８がゲート線１００４と接続され、ソース
領域５ａ（図１４参照）がデータ線１００５と接続さ
れ、ドレイン領域５ｂ（図１４参照）はコンタクト用バ
ッファ金属３００９を介して画素電極２００７と接続さ
れている。この基板２００１には、さらに液晶配向膜３
０１２が形成され、共通電極２００８、カラーフィルタ
ー２００９および第２の液晶配向膜３０１５が形成され
た対向基板２００２と対向配設されている。両基板の間
隙には液晶層２００３が設けられて液晶パネルとなって
おり、画素電極２００７と共通電極２００８との対向部
分が各絵素（液晶部１００７）となっている。
査線１００４、データ線１００５および画素電極２００
７は基板２００１上に形成されており、ＴＦＴ１００６
のゲート電極８がゲート線１００４と接続され、ソース
領域５ａ（図１４参照）がデータ線１００５と接続さ
れ、ドレイン領域５ｂ（図１４参照）はコンタクト用バ
ッファ金属３００９を介して画素電極２００７と接続さ
れている。この基板２００１には、さらに液晶配向膜３
０１２が形成され、共通電極２００８、カラーフィルタ
ー２００９および第２の液晶配向膜３０１５が形成され
た対向基板２００２と対向配設されている。両基板の間
隙には液晶層２００３が設けられて液晶パネルとなって
おり、画素電極２００７と共通電極２００８との対向部
分が各絵素（液晶部１００７）となっている。
【００６７】液晶パネルの両外側には偏光板２０１０、
２０１１が設けられ、基板２００１側から白色光２０１
２が照射されて透過光が表示される。ＴＦＴ１００６
は、基板２００１上にソース領域５ａ、ドレイン領域５
ｂおよびチャネル領域２、１２を有する半導体層が形成
され、その上にゲート絶縁膜を間に介してゲート電極８
が形成されている。ゲート電極８の上には層間絶縁膜３
００６が形成され、その上にデータ線１００５が形成さ
れている。データ線１００５は層間絶縁膜３００６に設
けられたコンタクトホールを通ってソース領域５ａに接
続されている。
２０１１が設けられ、基板２００１側から白色光２０１
２が照射されて透過光が表示される。ＴＦＴ１００６
は、基板２００１上にソース領域５ａ、ドレイン領域５
ｂおよびチャネル領域２、１２を有する半導体層が形成
され、その上にゲート絶縁膜を間に介してゲート電極８
が形成されている。ゲート電極８の上には層間絶縁膜３
００６が形成され、その上にデータ線１００５が形成さ
れている。データ線１００５は層間絶縁膜３００６に設
けられたコンタクトホールを通ってソース領域５ａに接
続されている。
【００６８】データ線１００５および補助容量用線１０
０５ａの上には第２の層間絶縁膜３００８が設けられ、
その上にコンタクト用バッファ金属３００９および画素
電極２００７が設けられている。画素電極２００７は層
間絶縁膜３００６および第２の層間絶縁膜３００８に設
けられたコンタクトホールを通り、コンタクト用バッフ
ァ金属３００９を間に介してドレイン領域５ｂに接続さ
れている。また、補助容量用線１００５と第２の層間絶
縁膜３００６と画素電極２００７の重畳部分は補助容量
部１００８となっている。さらにその上に保護膜３０１
１および液晶配向膜３０１２が形成されている。
０５ａの上には第２の層間絶縁膜３００８が設けられ、
その上にコンタクト用バッファ金属３００９および画素
電極２００７が設けられている。画素電極２００７は層
間絶縁膜３００６および第２の層間絶縁膜３００８に設
けられたコンタクトホールを通り、コンタクト用バッフ
ァ金属３００９を間に介してドレイン領域５ｂに接続さ
れている。また、補助容量用線１００５と第２の層間絶
縁膜３００６と画素電極２００７の重畳部分は補助容量
部１００８となっている。さらにその上に保護膜３０１
１および液晶配向膜３０１２が形成されている。
【００６９】ＴＦＴ１００６のゲート絶縁膜は、ソース
領域５ａとドレイン領域５ｂとの間に第１部分６ａと第
１部分６ａの１．２〜８．０倍の膜厚を有する第２部分
６ｂとを有しており、ゲート電極８と半導体層との間に
形成されている。
領域５ａとドレイン領域５ｂとの間に第１部分６ａと第
１部分６ａの１．２〜８．０倍の膜厚を有する第２部分
６ｂとを有しており、ゲート電極８と半導体層との間に
形成されている。
【００７０】上記ＴＦＴ１００６は、実施例１〜６で説
明したように電界を緩和して逆バイアス側のオフ電流を
低減し、かつ特性劣化の小さいＴＦＴとすることができ
る。液晶表示装置の絵素部にこのようなＴＦＴを設ける
ことにより、表示画の保持能力を高めて表示品位を向上
させることができ、かつ信頼性の高い液晶表示装置とす
ることができる。
明したように電界を緩和して逆バイアス側のオフ電流を
低減し、かつ特性劣化の小さいＴＦＴとすることができ
る。液晶表示装置の絵素部にこのようなＴＦＴを設ける
ことにより、表示画の保持能力を高めて表示品位を向上
させることができ、かつ信頼性の高い液晶表示装置とす
ることができる。
【００７１】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されるものではなく、各
種の変形が可能である。上記実施例においては、不純物
が高濃度に導入されたソース領域５ａおよびドレイン領
域５ｂをｎ+、不純物が低濃度に導入されたＬＤＤ領域
をｎ-としてＮ型ＴＦＴについて説明したが、Ｐ型ＴＦ
Ｔにも同様に適用することができる。また、ゲート絶縁
膜を構成する絶縁膜材料としては、酸化シリコン、窒化
シリコン、酸化タンタル、酸化アルミニウム等、種々の
絶縁膜材料を用いることができる。ゲート絶縁膜の第１
の膜厚、第２の膜厚、第１部分の長さＬ1、第２部分の
長さＬ2および半導体層の幅Ｗ等、ＴＦＴの各部分のサ
イズも用途によって適宜変更することができる。第２部
分は、ゲート電極と半導体層との間に１ヶ所または２ヶ
所形成したが、それ以上形成してもよい。
が、本発明は上記実施例に限定されるものではなく、各
種の変形が可能である。上記実施例においては、不純物
が高濃度に導入されたソース領域５ａおよびドレイン領
域５ｂをｎ+、不純物が低濃度に導入されたＬＤＤ領域
をｎ-としてＮ型ＴＦＴについて説明したが、Ｐ型ＴＦ
Ｔにも同様に適用することができる。また、ゲート絶縁
膜を構成する絶縁膜材料としては、酸化シリコン、窒化
シリコン、酸化タンタル、酸化アルミニウム等、種々の
絶縁膜材料を用いることができる。ゲート絶縁膜の第１
の膜厚、第２の膜厚、第１部分の長さＬ1、第２部分の
長さＬ2および半導体層の幅Ｗ等、ＴＦＴの各部分のサ
イズも用途によって適宜変更することができる。第２部
分は、ゲート電極と半導体層との間に１ヶ所または２ヶ
所形成したが、それ以上形成してもよい。
【００７２】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート絶縁膜が、半導体層のソース領域とド
レイン領域との間の部分上で膜厚の異なる第１部分と第
２部分とを有しているので、チャネルの途中にゲート電
圧印加による影響を受けにくい領域が形成される。この
領域によりソース／ドレイン間に印加された電圧がドレ
イン端に集中せずに分割されるので、逆バイアス側のオ
フ電流が低減され、この領域で電界が緩和されるので、
ソース／ドレイン間にかかる電界の急峻に高い部分が緩
和されて特性劣化の小さいＴＦＴを得ることができる。
特に、第２の膜厚を第１の膜厚の１．２倍〜８．０倍に
すると、この効果が十分に得られる。
によれば、ゲート絶縁膜が、半導体層のソース領域とド
レイン領域との間の部分上で膜厚の異なる第１部分と第
２部分とを有しているので、チャネルの途中にゲート電
圧印加による影響を受けにくい領域が形成される。この
領域によりソース／ドレイン間に印加された電圧がドレ
イン端に集中せずに分割されるので、逆バイアス側のオ
フ電流が低減され、この領域で電界が緩和されるので、
ソース／ドレイン間にかかる電界の急峻に高い部分が緩
和されて特性劣化の小さいＴＦＴを得ることができる。
特に、第２の膜厚を第１の膜厚の１．２倍〜８．０倍に
すると、この効果が十分に得られる。
【００７３】このような２つの膜厚部分を有するゲート
絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成
し、第２部分の形成領域に第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層して第２部分を積層構造
とすると、非常に容易に作製することができる。また、
半導体層上に第２の膜厚の絶縁膜を形成し、第１部分の
形成領域をエッチングして厚みを薄くしても容易に作製
することができる。また、これらの方法によれば、オフ
電流を低くする必要がある部分には本発明のＴＦＴを作
製し、同一基板上のオフ電流低減を必要としない部分に
は従来のＴＦＴを共存させて作製することができる。
絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成
し、第２部分の形成領域に第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層して第２部分を積層構造
とすると、非常に容易に作製することができる。また、
半導体層上に第２の膜厚の絶縁膜を形成し、第１部分の
形成領域をエッチングして厚みを薄くしても容易に作製
することができる。また、これらの方法によれば、オフ
電流を低くする必要がある部分には本発明のＴＦＴを作
製し、同一基板上のオフ電流低減を必要としない部分に
は従来のＴＦＴを共存させて作製することができる。
【００７４】このような２つの膜厚部分を有するゲート
絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形
成すると、絵素部ＴＦＴのオフ電流を低減することがで
き、表示画像の保持能力を高めて表示品位を向上させる
ことができる。また、このＴＦＴは信頼性が高いので、
液晶表示装置の信頼性も高めることができる。
絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形
成すると、絵素部ＴＦＴのオフ電流を低減することがで
き、表示画像の保持能力を高めて表示品位を向上させる
ことができる。また、このＴＦＴは信頼性が高いので、
液晶表示装置の信頼性も高めることができる。
【図１】本発明の実施例１のＴＦＴの概略断面図であ
る。
る。
【図２】本発明の実施例１のＴＦＴの製造工程を示す断
面図である。
面図である。
【図３】（ａ）、（ｂ）および（ｃ）は、本発明の実施
例１のＴＦＴの動作原理を説明するための断面図であ
る。
例１のＴＦＴの動作原理を説明するための断面図であ
る。
【図４】（ａ）は本発明の実施例１のＴＦＴの概略平面
図、（ｂ）はその断面図である。
図、（ｂ）はその断面図である。
【図５】本発明の実施例２のＴＦＴの概略断面図であ
る。
る。
【図６】本発明の実施例３のＴＦＴの概略断面図であ
る。
る。
【図７】（ａ）、（ｂ）および（ｃ）は、本発明の実施
例３のＴＦＴの製造工程を示す断面図である。
例３のＴＦＴの製造工程を示す断面図である。
【図８】本発明の実施例４のＴＦＴの概略断面図であ
る。
る。
【図９】本発明の実施例５のＴＦＴの概略断面図であ
る。
る。
【図１０】本発明の実施例６のＴＦＴの概略断面図であ
る。
る。
【図１１】本発明のＴＦＴについて、膜厚の薄い第１部
分６ａに対する膜厚の厚い第２部分６ｂとの膜厚比Ｒを
変化させて逆バイアス電圧を測定した結果を示すグラフ
である。
分６ａに対する膜厚の厚い第２部分６ｂとの膜厚比Ｒを
変化させて逆バイアス電圧を測定した結果を示すグラフ
である。
【図１２】本発明の一実施例である液晶表示装置の構成
図である。
図である。
【図１３】本発明の一実施例である液晶表示装置の斜視
図である。
図である。
【図１４】本発明の一実施例である液晶表示装置の断面
図である。
図である。
【図１５】従来のオフセットゲート構造のＴＦＴの断面
図である。
図である。
【図１６】従来のＬＤＤ構造のＴＦＴの断面図である。
【図１７】従来のデュアルゲート構造のＴＦＴの断面図
である。
である。
１ 基板 ２ チャネル領域 １２ チャネル領域 ３ 半導体層 ４ａ ＬＤＤ領域 ４ｂ ＬＤＤ領域 ５ａ ソース領域 ５ｂ ドレイン領域 ５０ａ ソース電極 ５０ｂ ドレイン電極 ６ａ 第１部分 ６ｂ 第２部分 ７ ゲート絶縁膜 ８ ゲート電極 １００１ ディスプレイ部 １００２ ゲート線駆動回路部 １００３ データ線駆動回路 １００４ ゲート線 １００５ データ線 １００６ ＴＦＴ １００７ 液晶部 １００８ 補助容量 ２００１ 基板 ２００２ 対向基板 ２００３ 液晶層 ２００７ 画素電極 ２００８ 共通電極 ２００９ カラーフィルター ２０１０、２０１１ 偏光板 ２０１２ 白色光 ３００６ 層間絶縁膜 ３００８ 第２の層間絶縁膜 ３００９ コンタクト用バッファ金属 ３０１１ 保護膜 ３０１２ 液晶配向膜 ３０１５ 第２の液晶配向膜
Claims (6)
- 【請求項１】 ソース領域とドレイン領域とを有する半
導体層上に形成されたゲート絶縁膜の上にゲート電極が
形成され、該ソース領域とドレイン領域との間の半導体
層部分の上のゲート絶縁膜が、第１の膜厚の第１部分
と、該第１の膜厚とは異なる第２の膜厚の第２部分とを
有する薄膜トランジスタ。 - 【請求項２】 前記第２部分が、前記第１部分の１．２
倍〜８．０倍の膜厚である請求項１に記載の薄膜トラン
ジスタ。 - 【請求項３】 前記第２部分は、第１の膜厚の絶縁膜
と、該第１の膜厚の０．２〜７．０倍の膜厚からなる絶
縁膜との積層構造からなる請求項２に記載の薄膜トラン
ジスタ。 - 【請求項４】 ソース領域とドレイン領域とを有する半
導体層上に形成されたゲート絶縁膜の上にゲート電極が
形成された薄膜トランジスタの製造方法であって、 該ソース領域とドレイン領域との間の半導体層部分の上
のゲート絶縁膜を、第１の膜厚の第１部分と、該第１の
膜厚とは異なる第２の膜厚の第２部分とを有するように
形成する薄膜トランジスタの製造方法。 - 【請求項５】 前記半導体層上に第２の膜厚の絶縁膜を
形成する工程と、 前記第１部分の形成領域に形成された該第２の膜厚の絶
縁膜をエッチングして厚みを薄くする工程とを含む請求
項４に記載の薄膜トランジスタの製造方法。 - 【請求項６】 請求項１乃至３に記載の薄膜トランジス
タを絵素部に用いた液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20358894A JP3548237B2 (ja) | 1994-08-29 | 1994-08-29 | 薄膜トランジスタ |
| US08/946,408 US5767531A (en) | 1994-08-29 | 1997-10-07 | Thin-film transistor, method of fabricating the same, and liquid-crystal display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20358894A JP3548237B2 (ja) | 1994-08-29 | 1994-08-29 | 薄膜トランジスタ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001079800A Division JP2001320062A (ja) | 2001-03-21 | 2001-03-21 | 薄膜トランジスタおよびその製造方法並びに液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870127A true JPH0870127A (ja) | 1996-03-12 |
| JP3548237B2 JP3548237B2 (ja) | 2004-07-28 |
Family
ID=16476566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20358894A Expired - Fee Related JP3548237B2 (ja) | 1994-08-29 | 1994-08-29 | 薄膜トランジスタ |
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| US (1) | US5767531A (ja) |
| JP (1) | JP3548237B2 (ja) |
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| US6660700B2 (en) | 1999-08-20 | 2003-12-09 | Advanced Technologies Materials, Inc. | Formulations including a 1,3-dicarbonyl compound chelating agent and copper corrosion inhibiting agents for stripping residues from semiconductor substrates containing copper structures |
| JP2006173642A (ja) * | 2000-12-05 | 2006-06-29 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP2012109516A (ja) * | 2010-11-15 | 2012-06-07 | Samsung Mobile Display Co Ltd | 酸化物半導体薄膜トランジスタ及びその製造方法 |
| JP2015038925A (ja) * | 2013-08-19 | 2015-02-26 | 株式会社東芝 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6069387A (en) * | 1998-04-06 | 2000-05-30 | Advanced Micro Devices, Inc. | Lightly doped drain formation integrated with source/drain formation for high-performance transistor formation |
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP4493741B2 (ja) * | 1998-09-04 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100282233B1 (ko) * | 1998-12-09 | 2001-02-15 | 구본준 | 박막트랜지스터 및 그 제조방법 |
| JP4372943B2 (ja) | 1999-02-23 | 2009-11-25 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| CN1319177C (zh) * | 1999-10-21 | 2007-05-30 | 松下电器产业株式会社 | 薄膜晶体管、其制造方法以及使用它的液晶装置和衬底 |
| TW513753B (en) * | 2000-03-27 | 2002-12-11 | Semiconductor Energy Lab | Semiconductor display device and manufacturing method thereof |
| DE102004006484A1 (de) * | 2004-02-10 | 2005-08-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnungen mit ESD-festem Kondensator und Herstellungsverfahren |
| US9799773B2 (en) * | 2011-02-02 | 2017-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and semiconductor device |
| CN107393953B (zh) * | 2017-07-27 | 2020-04-10 | 武汉华星光电半导体显示技术有限公司 | 低温多晶硅薄膜晶体管及其制作方法、有机发光显示器 |
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|---|---|---|---|---|
| NL6501946A (ja) * | 1965-02-17 | 1966-08-18 | ||
| GB1136569A (en) * | 1965-12-22 | 1968-12-11 | Mullard Ltd | Insulated gate field effect transistors |
| US4876582A (en) * | 1983-05-02 | 1989-10-24 | Ncr Corporation | Crystallized silicon-on-insulator nonvolatile memory device |
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| JPH02230773A (ja) * | 1989-03-03 | 1990-09-13 | Nec Corp | 薄膜トランジスタ素子アレイ |
| JPH0334669A (ja) * | 1989-06-30 | 1991-02-14 | Nec Eng Ltd | Ｆａｘ通信機能付電話機 |
| JPH0338755A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | ファイル転送システム |
| JPH03293771A (ja) * | 1990-04-12 | 1991-12-25 | Casio Comput Co Ltd | 薄膜トランジスタメモリ |
| JPH0432264A (ja) * | 1990-05-29 | 1992-02-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
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| JPH04365380A (ja) * | 1991-06-13 | 1992-12-17 | Nec Corp | 半導体装置 |
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-
1994
- 1994-08-29 JP JP20358894A patent/JP3548237B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-07 US US08/946,408 patent/US5767531A/en not_active Expired - Lifetime
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| JP2015038925A (ja) * | 2013-08-19 | 2015-02-26 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5767531A (en) | 1998-06-16 |
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