JPH0870238A - シュミットトリガー回路 - Google Patents
シュミットトリガー回路Info
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- JPH0870238A JPH0870238A JP6203840A JP20384094A JPH0870238A JP H0870238 A JPH0870238 A JP H0870238A JP 6203840 A JP6203840 A JP 6203840A JP 20384094 A JP20384094 A JP 20384094A JP H0870238 A JPH0870238 A JP H0870238A
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- mos
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Abstract
(57)【要約】
【目的】 回路閾値を容易且つ正確に設定することがで
きるシュミットトリガー回路を提供することである。 【構成】 共通の入力電圧が印加され回路閾値の異なる
一対の論理ゲートと、該一対の論理ゲートのそれぞれの
出力を入力とするＲＳフリップフロップとを備えたシュ
ミットトリガー回路において、第１及び第２の制御バイ
アスに基づき前記一対の論理ゲートの各々の回路閾値を
それぞれ調整する第１及び第２の閾値調整手段と、前記
第１及び第２の制御バイアスを第１及び第２の基準電圧
に基づいてそれぞれ発生する第１及び第２のバイアス発
生手段とを設けたものである。
きるシュミットトリガー回路を提供することである。 【構成】 共通の入力電圧が印加され回路閾値の異なる
一対の論理ゲートと、該一対の論理ゲートのそれぞれの
出力を入力とするＲＳフリップフロップとを備えたシュ
ミットトリガー回路において、第１及び第２の制御バイ
アスに基づき前記一対の論理ゲートの各々の回路閾値を
それぞれ調整する第１及び第２の閾値調整手段と、前記
第１及び第２の制御バイアスを第１及び第２の基準電圧
に基づいてそれぞれ発生する第１及び第２のバイアス発
生手段とを設けたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の入力
回路等に使用され、ヒステリシス特性を有するシュミッ
トトリガー回路に関する。
回路等に使用され、ヒステリシス特性を有するシュミッ
トトリガー回路に関する。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図４に示すようなものがあった。以下、その構成及
び動作を説明する。
えば図４に示すようなものがあった。以下、その構成及
び動作を説明する。
【０００３】図４は、従来のシュミットトリガー回路の
一構成例を示す回路図である。
一構成例を示す回路図である。
【０００４】このシュミットトリガー回路は、一対のイ
ンバータ１１０，１２０を有している。インバータ１１
０は、電源ＶＤＤとグランドＧＮＤ間にＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳという）１１１とＮ
チャネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳとい
う）１１２とが直列接続されて構成され、同様にインバ
ータ１２０は、電源ＶＤＤとグランドＧＮＤ間にＰ−Ｍ
ＯＳ１２１とＮ−ＭＯＳ１２２とが直列接続されて構成
されている。Ｐ−ＭＯＳ１１１、Ｎ−ＭＯＳ１１２、Ｐ
−ＭＯＳ１２１及びＮ−ＭＯＳ１２２は、入力端子１３
１を介して印加される入力電圧Ｉｎによってオン／オフ
制御される。
ンバータ１１０，１２０を有している。インバータ１１
０は、電源ＶＤＤとグランドＧＮＤ間にＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳという）１１１とＮ
チャネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳとい
う）１１２とが直列接続されて構成され、同様にインバ
ータ１２０は、電源ＶＤＤとグランドＧＮＤ間にＰ−Ｍ
ＯＳ１２１とＮ−ＭＯＳ１２２とが直列接続されて構成
されている。Ｐ−ＭＯＳ１１１、Ｎ−ＭＯＳ１１２、Ｐ
−ＭＯＳ１２１及びＮ−ＭＯＳ１２２は、入力端子１３
１を介して印加される入力電圧Ｉｎによってオン／オフ
制御される。
【０００５】ここで、インバータ１１０，１２０を構成
する上記ＭＯＳトランジスタの寸法を次のように設定す
ることにより、インバータ１１０の回路閾値ＶＨは、イ
ンバータ１２０の回路閾値ＶＬよりも高くなるように設
定されている。
する上記ＭＯＳトランジスタの寸法を次のように設定す
ることにより、インバータ１１０の回路閾値ＶＨは、イ
ンバータ１２０の回路閾値ＶＬよりも高くなるように設
定されている。
【０００６】
【数１】（W111／L111) ／( W112／L112) ＞(W121 ／L1
21）／( W122／L122） 但し、W111：Ｐ−ＭＯＳ１１１のゲート幅、L111：Ｐ−
ＭＯＳ１１１のゲート長、W112：Ｎ−ＭＯＳ１１２のゲ
ート幅、L112：Ｎ−ＭＯＳ１１２のゲート長、W121：Ｐ
−ＭＯＳ１２１のゲート幅、L121：Ｐ−ＭＯＳ１２１の
ゲート長、W122：Ｎ−ＭＯＳ１２２のゲート幅、L122：
Ｎ−ＭＯＳ１２２のゲート長 また、前記Ｐ−ＭＯＳ１１１とＮ−ＭＯＳ１１２の接続
点と、Ｐ−ＭＯＳ１２１とＮ−ＭＯＳ１２２の接続点の
電位が、それぞれインバータ１１０，１２０の出力とな
ってＲＳフリップフロップ１４０の入力側に供給される
ようになっている。ＲＳフリップフロップ１４０は、イ
ンバータ１４１と、２入力ＮＡＮＤゲート１４２，１４
３とで構成され、前記インバータ１１０の出力側がセッ
ト入力側に、前記インバータ１２０の出力側がリセット
側に入力される。
21）／( W122／L122） 但し、W111：Ｐ−ＭＯＳ１１１のゲート幅、L111：Ｐ−
ＭＯＳ１１１のゲート長、W112：Ｎ−ＭＯＳ１１２のゲ
ート幅、L112：Ｎ−ＭＯＳ１１２のゲート長、W121：Ｐ
−ＭＯＳ１２１のゲート幅、L121：Ｐ−ＭＯＳ１２１の
ゲート長、W122：Ｎ−ＭＯＳ１２２のゲート幅、L122：
Ｎ−ＭＯＳ１２２のゲート長 また、前記Ｐ−ＭＯＳ１１１とＮ−ＭＯＳ１１２の接続
点と、Ｐ−ＭＯＳ１２１とＮ−ＭＯＳ１２２の接続点の
電位が、それぞれインバータ１１０，１２０の出力とな
ってＲＳフリップフロップ１４０の入力側に供給される
ようになっている。ＲＳフリップフロップ１４０は、イ
ンバータ１４１と、２入力ＮＡＮＤゲート１４２，１４
３とで構成され、前記インバータ１１０の出力側がセッ
ト入力側に、前記インバータ１２０の出力側がリセット
側に入力される。
【０００７】そして、ＲＳフリップフロップ１４０の出
力側から出力端子１５０を経て出力電圧Ｏｕｔが出力さ
れるようになっている。
力側から出力端子１５０を経て出力電圧Ｏｕｔが出力さ
れるようになっている。
【０００８】次に動作を説明する。
【０００９】図５に示すように、入力電圧Ｉｎが閾値Ｖ
Ｌよりも小さい（Ｉｎ＜ＶＬ）ときは、インバータ１１
０，１２０の出力は共に“Ｈ”レベルであり、ＲＳフリ
ップフロップ１４０はリセット状態にあって出力電圧Ｏ
ｕｔは“Ｌ”レベルとなっている。
Ｌよりも小さい（Ｉｎ＜ＶＬ）ときは、インバータ１１
０，１２０の出力は共に“Ｈ”レベルであり、ＲＳフリ
ップフロップ１４０はリセット状態にあって出力電圧Ｏ
ｕｔは“Ｌ”レベルとなっている。
【００１０】ＶＬ＜Ｉｎ＜ＬＨでは、インバータ１１０
の出力が“Ｈ”レベル、インバータ１２０の出力が
“Ｌ”レベルとなるが、ＲＳフリップフロップ１４０は
データの保持状態となっており、出力電圧Ｏｕｔは
“Ｌ”レベルを保持している。
の出力が“Ｈ”レベル、インバータ１２０の出力が
“Ｌ”レベルとなるが、ＲＳフリップフロップ１４０は
データの保持状態となっており、出力電圧Ｏｕｔは
“Ｌ”レベルを保持している。
【００１１】Ｉｎ＞ＶＨとなると、インバータ１１０の
出力は“Ｌ”レベルとなり、ＲＳフリップフロップ１４
０はセットされ、出力電圧Ｏｕｔ“Ｈ”レベルとなる。
出力は“Ｌ”レベルとなり、ＲＳフリップフロップ１４
０はセットされ、出力電圧Ｏｕｔ“Ｈ”レベルとなる。
【００１２】次に、Ｉｎ＞ＶＨの状態から、入力電圧Ｉ
ｎを下げていき、ＶＬ＜Ｉｎ＜ＶＨでは、入力電圧Ｉｎ
が上昇する場合と同様に、ＲＳフリップフロップ１４０
はデータ保持状態に入って“Ｈ”レベルの出力電圧Ｏｕ
ｔが保持される。さらに、Ｉｎ＜ＶＬとなると、インバ
ータ１２０の出力が“Ｈ”レベルとなり、ＲＳフリップ
フロップ１４０がリセットされ出力が“Ｌ”レベルとな
る。
ｎを下げていき、ＶＬ＜Ｉｎ＜ＶＨでは、入力電圧Ｉｎ
が上昇する場合と同様に、ＲＳフリップフロップ１４０
はデータ保持状態に入って“Ｈ”レベルの出力電圧Ｏｕ
ｔが保持される。さらに、Ｉｎ＜ＶＬとなると、インバ
ータ１２０の出力が“Ｈ”レベルとなり、ＲＳフリップ
フロップ１４０がリセットされ出力が“Ｌ”レベルとな
る。
【００１３】すなわち、このシュミットトリガー回路
は、図５に示すように、入力電圧Ｉｎが上昇していく場
合はＩｎ＝ＶＨで出力が変化し、入力電圧Ｉｎが下降し
ていく場合はＩｎ＝ＶＬで出力が変化する、いわゆるヒ
ステリシス特性を有している。
は、図５に示すように、入力電圧Ｉｎが上昇していく場
合はＩｎ＝ＶＨで出力が変化し、入力電圧Ｉｎが下降し
ていく場合はＩｎ＝ＶＬで出力が変化する、いわゆるヒ
ステリシス特性を有している。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来のシュミットトリガー回路では、回路を半導体集積回
路上に実現する場合に、インバータ１１０，１２０の回
路閾値ＶＨ，ＶＬが製造ばらつきや電源電圧の変動など
に影響されてしまうため、正確なヒステリシス特性が得
られないという問題があった。
来のシュミットトリガー回路では、回路を半導体集積回
路上に実現する場合に、インバータ１１０，１２０の回
路閾値ＶＨ，ＶＬが製造ばらつきや電源電圧の変動など
に影響されてしまうため、正確なヒステリシス特性が得
られないという問題があった。
【００１５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、回路閾値を容
易に設定することができるシュミットトリガー回路を提
供する。またその他の目的は、回路閾値を容易且つ正確
に設定することができるシュミットトリガー回路を提供
することである。
するためになされたもので、その目的は、回路閾値を容
易に設定することができるシュミットトリガー回路を提
供する。またその他の目的は、回路閾値を容易且つ正確
に設定することができるシュミットトリガー回路を提供
することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、共通の入力電圧が印加され回
路閾値の異なる一対の論理ゲートと、該一対の論理ゲー
トのそれぞれの出力を入力とするＲＳフリップフロップ
とを備えたシュミットトリガー回路において、前記一対
の論理ゲートの各々は、前記回路閾値を電気的に調整す
る閾値調整手段をそれぞれ備えたことにある。
に、第１の発明の特徴は、共通の入力電圧が印加され回
路閾値の異なる一対の論理ゲートと、該一対の論理ゲー
トのそれぞれの出力を入力とするＲＳフリップフロップ
とを備えたシュミットトリガー回路において、前記一対
の論理ゲートの各々は、前記回路閾値を電気的に調整す
る閾値調整手段をそれぞれ備えたことにある。
【００１７】第２の発明の特徴は、共通の入力電圧が印
加され回路閾値の異なる一対の論理ゲートと、該一対の
論理ゲートのそれぞれの出力を入力とするＲＳフリップ
フロップとを備えたシュミットトリガー回路において、
第１及び第２の制御バイアスに基づき前記一対の論理ゲ
ートの各々の回路閾値をそれぞれ調整する第１及び第２
の閾値調整手段と、前記第１及び第２の制御バイアスを
第１及び第２の基準電圧に基づいてそれぞれ発生する第
１及び第２のバイアス発生手段とを設けたことにある。
加され回路閾値の異なる一対の論理ゲートと、該一対の
論理ゲートのそれぞれの出力を入力とするＲＳフリップ
フロップとを備えたシュミットトリガー回路において、
第１及び第２の制御バイアスに基づき前記一対の論理ゲ
ートの各々の回路閾値をそれぞれ調整する第１及び第２
の閾値調整手段と、前記第１及び第２の制御バイアスを
第１及び第２の基準電圧に基づいてそれぞれ発生する第
１及び第２のバイアス発生手段とを設けたことにある。
【００１８】第３の発明の特徴は、上記第２の発明にお
いて、前記第１及び第２の閾値調整手段を、前記第１及
び第２の制御バイアスに基づいてそれぞれ導通制御され
る第１及び第２の閾値調整用ＭＯＳトランジスタでそれ
ぞれ構成し、前記一対の論理ゲートの一方は、前記入力
電圧により相補的にオン／オフ制御され異なる導電型の
第１及び第２のＭＯＳトランジスタから成る第１のイン
バータと、前記第１または第２のＭＯＳトランジスタと
同一導電型で直列接続された前記第１の閾値調整用ＭＯ
Ｓトランジスタとで構成すると共に、前記一対の論理ゲ
ートの他方は、前記入力電圧により相補的にオン／オフ
制御される異なる導電型の第３及び第４のＭＯＳトラン
ジスタから成る第２のインバータと、前記第３または第
４のＭＯＳトランジスタと同一導電型で直列接続された
前記第２の閾値調整用ＭＯＳトランジスタとで構成した
ことにある。
いて、前記第１及び第２の閾値調整手段を、前記第１及
び第２の制御バイアスに基づいてそれぞれ導通制御され
る第１及び第２の閾値調整用ＭＯＳトランジスタでそれ
ぞれ構成し、前記一対の論理ゲートの一方は、前記入力
電圧により相補的にオン／オフ制御され異なる導電型の
第１及び第２のＭＯＳトランジスタから成る第１のイン
バータと、前記第１または第２のＭＯＳトランジスタと
同一導電型で直列接続された前記第１の閾値調整用ＭＯ
Ｓトランジスタとで構成すると共に、前記一対の論理ゲ
ートの他方は、前記入力電圧により相補的にオン／オフ
制御される異なる導電型の第３及び第４のＭＯＳトラン
ジスタから成る第２のインバータと、前記第３または第
４のＭＯＳトランジスタと同一導電型で直列接続された
前記第２の閾値調整用ＭＯＳトランジスタとで構成した
ことにある。
【００１９】第４の発明の特徴は、上記第３の発明にお
いて、前記第１のバイアス発生手段は、前記第１のＭＯ
Ｓトランジスタ、前記第２のＭＯＳトランジスタ、及び
前記第１の閾値調整用ＭＯＳトランジスタの形状とそれ
ぞれ相似する形状を有し第１と第２の電源ノード間に直
列接続された第５、第６及び第７のＭＯＳトランジスタ
と、前記第１のインバータの入出力の短絡点で発生する
短絡点電圧及び前記第１の基準電圧を入力する第１の演
算増幅器とを設け、該第１の演算増幅器の出力を前記第
７のＭＯＳトランジスタのゲートに入力すると共に前記
第１の制御バイアスとし、前記第２のバイアス発生手段
は、前記第３のＭＯＳトランジスタ、前記第４のＭＯＳ
トランジスタ、及び前記第２の閾値調整用ＭＯＳトラン
ジスタの形状とそれぞれ相似する形状を有し第１と第２
の電源ノード間に直列接続された第８、第９及び第１０
のＭＯＳトランジスタと、前記第２のインバータの入出
力の短絡点で発生する短絡点電圧及び前記第２の基準電
圧を入力する第２の演算増幅器とを設け、前記第２の演
算増幅器の出力を前記第１０のＭＯＳトランジスタのゲ
ートに入力すると共に前記第２の制御バイアスとしたこ
とにある。
いて、前記第１のバイアス発生手段は、前記第１のＭＯ
Ｓトランジスタ、前記第２のＭＯＳトランジスタ、及び
前記第１の閾値調整用ＭＯＳトランジスタの形状とそれ
ぞれ相似する形状を有し第１と第２の電源ノード間に直
列接続された第５、第６及び第７のＭＯＳトランジスタ
と、前記第１のインバータの入出力の短絡点で発生する
短絡点電圧及び前記第１の基準電圧を入力する第１の演
算増幅器とを設け、該第１の演算増幅器の出力を前記第
７のＭＯＳトランジスタのゲートに入力すると共に前記
第１の制御バイアスとし、前記第２のバイアス発生手段
は、前記第３のＭＯＳトランジスタ、前記第４のＭＯＳ
トランジスタ、及び前記第２の閾値調整用ＭＯＳトラン
ジスタの形状とそれぞれ相似する形状を有し第１と第２
の電源ノード間に直列接続された第８、第９及び第１０
のＭＯＳトランジスタと、前記第２のインバータの入出
力の短絡点で発生する短絡点電圧及び前記第２の基準電
圧を入力する第２の演算増幅器とを設け、前記第２の演
算増幅器の出力を前記第１０のＭＯＳトランジスタのゲ
ートに入力すると共に前記第２の制御バイアスとしたこ
とにある。
【００２０】
【作用】上述の如き構成によれば、第１の発明では、各
閾値調整手段が一対の論理ゲートの各々の回路閾値を電
気的に調整するので、該回路閾値を容易に調整すること
ができる。
閾値調整手段が一対の論理ゲートの各々の回路閾値を電
気的に調整するので、該回路閾値を容易に調整すること
ができる。
【００２１】第２の発明では、第１及び第２の閾値調整
手段は、第１及び第２の基準電圧に基づいて第１及び第
２のバイアス発生手段でそれぞれ発生した第１及び第２
の制御バイアス基づき、一対の論理ゲートの各々の回路
閾値をそれぞれ調整するので、該回路閾値を容易かつ正
確に調整することができる。
手段は、第１及び第２の基準電圧に基づいて第１及び第
２のバイアス発生手段でそれぞれ発生した第１及び第２
の制御バイアス基づき、一対の論理ゲートの各々の回路
閾値をそれぞれ調整するので、該回路閾値を容易かつ正
確に調整することができる。
【００２２】第３の発明では、第１の閾値調整用ＭＯＳ
トランジスタの導通状態を制御する第１の制御バイアス
を変えることにより、この第１の閾値調整用ＭＯＳトラ
ンジスタと直列接続された第１または第２のＭＯＳトラ
ンジスタのＷ／Ｌ比を等価的に可変とすることができ、
同様に第２の閾値調整用ＭＯＳトランジスタの導通状態
を制御する第２の制御バイアスを変えることにより、こ
の第２の閾値調整用ＭＯＳトランジスタと直列接続され
た第３または第４のＭＯＳトランジスタのＷ／Ｌ比を等
価的に可変とすることができる。これにより、該回路閾
値をより一層容易に調整することができる。
トランジスタの導通状態を制御する第１の制御バイアス
を変えることにより、この第１の閾値調整用ＭＯＳトラ
ンジスタと直列接続された第１または第２のＭＯＳトラ
ンジスタのＷ／Ｌ比を等価的に可変とすることができ、
同様に第２の閾値調整用ＭＯＳトランジスタの導通状態
を制御する第２の制御バイアスを変えることにより、こ
の第２の閾値調整用ＭＯＳトランジスタと直列接続され
た第３または第４のＭＯＳトランジスタのＷ／Ｌ比を等
価的に可変とすることができる。これにより、該回路閾
値をより一層容易に調整することができる。
【００２３】第４の発明では、第１のインバータの入出
力の短絡点で発生する短絡点電圧及び第１の基準電圧を
入力する第１の演算増幅器は、前記短絡点電圧と第１の
基準電圧とが等しくなるような出力電圧を出力し、これ
を第１の制御バイアスとするので、論理ゲートの一方を
第１の基準電圧に等しい回路閾値に設定することができ
る。同様に、第２のインバータの入出力の短絡点で発生
する短絡点電圧及び第２の基準電圧を入力する第２の演
算増幅器は、前記短絡点電圧と第２の基準電圧とが等し
くなるような出力電圧を出力し、これを第２の制御バイ
アスとするので、論理ゲートの他方を第２の基準電圧に
等しい回路閾値に設定することができる。これにより、
該回路閾値をより一層正確に調整することができる。
力の短絡点で発生する短絡点電圧及び第１の基準電圧を
入力する第１の演算増幅器は、前記短絡点電圧と第１の
基準電圧とが等しくなるような出力電圧を出力し、これ
を第１の制御バイアスとするので、論理ゲートの一方を
第１の基準電圧に等しい回路閾値に設定することができ
る。同様に、第２のインバータの入出力の短絡点で発生
する短絡点電圧及び第２の基準電圧を入力する第２の演
算増幅器は、前記短絡点電圧と第２の基準電圧とが等し
くなるような出力電圧を出力し、これを第２の制御バイ
アスとするので、論理ゲートの他方を第２の基準電圧に
等しい回路閾値に設定することができる。これにより、
該回路閾値をより一層正確に調整することができる。
【００２４】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本発明を実施したシュミットトリガー
回路の回路図である。
明する。図１は、本発明を実施したシュミットトリガー
回路の回路図である。
【００２５】このシュミットトリガー回路は、一対の論
理ゲート１０，２０を備えている。論理ゲート１０は、
電源ＶＤＤとグランドＧＮＤ間に、第１のインバータを
構成するＰ−ＭＯＳ１１（第１のＭＯＳトランジスタ）
及びＮ−ＭＯＳ１２（第２のＭＯＳトランジスタ）と、
第１の閾値調整用ＭＯＳトランジスタであるＮ−ＭＯＳ
１３とが直列接続されて構成されている。
理ゲート１０，２０を備えている。論理ゲート１０は、
電源ＶＤＤとグランドＧＮＤ間に、第１のインバータを
構成するＰ−ＭＯＳ１１（第１のＭＯＳトランジスタ）
及びＮ−ＭＯＳ１２（第２のＭＯＳトランジスタ）と、
第１の閾値調整用ＭＯＳトランジスタであるＮ−ＭＯＳ
１３とが直列接続されて構成されている。
【００２６】同様に論理ゲート２０は、電源ＶＤＤとグ
ランドＧＮＤ間に、第２の閾値調整用ＭＯＳトランジス
タであるＰ−ＭＯＳ２１と、第２のインバータを構成す
るＰ−ＭＯＳ２２（第３のＭＯＳトランジスタ）及びＮ
−ＭＯＳ２３（第４のＭＯＳトランジスタ）とが直列接
続されて構成されている。
ランドＧＮＤ間に、第２の閾値調整用ＭＯＳトランジス
タであるＰ−ＭＯＳ２１と、第２のインバータを構成す
るＰ−ＭＯＳ２２（第３のＭＯＳトランジスタ）及びＮ
−ＭＯＳ２３（第４のＭＯＳトランジスタ）とが直列接
続されて構成されている。
【００２７】前記第１のインバータのＰ−ＭＯＳ１１及
びＮ−ＭＯＳ１２と前記第２のインバータのＰ−ＭＯＳ
２２及びＮ−ＭＯＳ２３の各ゲートは入力端子３１に共
通接続され、これらのトランジスタは該入力端子３１に
印加される入力電圧Ｉｎによってオン／オフ制御され
る。
びＮ−ＭＯＳ１２と前記第２のインバータのＰ−ＭＯＳ
２２及びＮ−ＭＯＳ２３の各ゲートは入力端子３１に共
通接続され、これらのトランジスタは該入力端子３１に
印加される入力電圧Ｉｎによってオン／オフ制御され
る。
【００２８】一方、Ｎ−ＭＯＳ１３及びＰ−ＭＯＳ２１
の各ゲートは、それぞれ制御端子３２，３３に接続さ
れ、これらのトランジスタは、該制御端子３２，３３に
印加される第１及び第２の制御バイアスＶＢ１，ＶＢ２
によってそれぞれ導通制御される。すなわち、Ｎ−ＭＯ
Ｓ１３のゲート電圧である第１の制御バイアスＶＢ１を
変えることにより、等価的にＮ−ＭＯＳ１２のＷ／Ｌ比
を可変にすることができるので、当該論理ゲート１０の
回路閾値を調整することができる。同様に、Ｐ−ＭＯＳ
２１のゲート電圧である第２の制御バイアスＶＢ２を変
えることにより、等価的にＰ−ＭＯＳ２２のＷ／Ｌ比を
可変にすることができるので、当該論理ゲート２０の回
路閾値を調整することができる。
の各ゲートは、それぞれ制御端子３２，３３に接続さ
れ、これらのトランジスタは、該制御端子３２，３３に
印加される第１及び第２の制御バイアスＶＢ１，ＶＢ２
によってそれぞれ導通制御される。すなわち、Ｎ−ＭＯ
Ｓ１３のゲート電圧である第１の制御バイアスＶＢ１を
変えることにより、等価的にＮ−ＭＯＳ１２のＷ／Ｌ比
を可変にすることができるので、当該論理ゲート１０の
回路閾値を調整することができる。同様に、Ｐ−ＭＯＳ
２１のゲート電圧である第２の制御バイアスＶＢ２を変
えることにより、等価的にＰ−ＭＯＳ２２のＷ／Ｌ比を
可変にすることができるので、当該論理ゲート２０の回
路閾値を調整することができる。
【００２９】また、前記Ｐ−ＭＯＳ１１とＮ−ＭＯＳ１
２の接続点と、Ｐ−ＭＯＳ２２とＮ−ＭＯＳ２３の接続
点の電位が、それぞれ前記論理ゲート１０，２０の出力
となってＲＳフリップフロップ４０の入力側に供給され
るようになっている。
２の接続点と、Ｐ−ＭＯＳ２２とＮ−ＭＯＳ２３の接続
点の電位が、それぞれ前記論理ゲート１０，２０の出力
となってＲＳフリップフロップ４０の入力側に供給され
るようになっている。
【００３０】ＲＳフリップフロップ４０は、インバータ
４１と、互いにたすき接続された２入力ＮＡＮＤゲート
４２，４３とで構成され、前記論理ゲート１０の出力が
セット入力側に、前記論理ゲート２０の出力がリセット
側に入力される。
４１と、互いにたすき接続された２入力ＮＡＮＤゲート
４２，４３とで構成され、前記論理ゲート１０の出力が
セット入力側に、前記論理ゲート２０の出力がリセット
側に入力される。
【００３１】そして、ＲＳフリップフロップ４０の出力
側から出力端子５０を経て出力電圧Ｏｕｔが出力される
ようになっている。
側から出力端子５０を経て出力電圧Ｏｕｔが出力される
ようになっている。
【００３２】図２（ａ），（ｂ），（ｃ）は、第１及び
第２のバイアス発生手段を説明するための図であり、同
図（ａ）は第１のバイアス発生手段の回路図、同図
（ｂ）は第２のバイアス発生手段の回路図、及び同図
（ｃ）はインバータの入出力短絡点電圧の特性図であ
る。
第２のバイアス発生手段を説明するための図であり、同
図（ａ）は第１のバイアス発生手段の回路図、同図
（ｂ）は第２のバイアス発生手段の回路図、及び同図
（ｃ）はインバータの入出力短絡点電圧の特性図であ
る。
【００３３】図２（ａ）に示す第１のバイアス発生手段
は、第１の制御バイアスＶＢ１を生成する回路であり、
同図に示すように、電源電圧ＶＤＤとグランドＧＮＤと
の間にＰ−ＭＯＳ６１（第５のＭＯＳトランジスタ）、
Ｎ−ＭＯＳ６２（第６のＭＯＳトランジスタ）及びＮ−
ＭＯＳ６３（第７のＭＯＳトランジスタ）が直列接続さ
れている。
は、第１の制御バイアスＶＢ１を生成する回路であり、
同図に示すように、電源電圧ＶＤＤとグランドＧＮＤと
の間にＰ−ＭＯＳ６１（第５のＭＯＳトランジスタ）、
Ｎ−ＭＯＳ６２（第６のＭＯＳトランジスタ）及びＮ−
ＭＯＳ６３（第７のＭＯＳトランジスタ）が直列接続さ
れている。
【００３４】これらのＰ−ＭＯＳ６１、Ｎ−ＭＯＳ６２
及びＮ−ＭＯＳ６３は、前記したＰ−ＭＯＳ１１、Ｎ−
ＭＯＳ１２及びＮ−ＭＯＳ１３の形状とそれぞれ相似す
る形状を有し、前記第１のインバータに対応するＰ−Ｍ
ＯＳ６１及びＮ−ＭＯＳ６２から成るインバータの入出
力は短絡され、その短絡点で発生する短絡点電圧ＶＡ１
は図２（ｃ）に示すように、該インバータの回路閾値で
安定する。
及びＮ−ＭＯＳ６３は、前記したＰ−ＭＯＳ１１、Ｎ−
ＭＯＳ１２及びＮ−ＭＯＳ１３の形状とそれぞれ相似す
る形状を有し、前記第１のインバータに対応するＰ−Ｍ
ＯＳ６１及びＮ−ＭＯＳ６２から成るインバータの入出
力は短絡され、その短絡点で発生する短絡点電圧ＶＡ１
は図２（ｃ）に示すように、該インバータの回路閾値で
安定する。
【００３５】さらに、入力端子６４を介して第１の基準
電圧ＶＨと前記短絡点電圧ＶＡ１とを入力するオペアン
プ（第１の演算増幅器）６５が設けられ、その出力は前
記Ｎ−ＭＯＳ６３のゲートに供給されると共に前記第１
の制御バイアスＶＢ１となる。
電圧ＶＨと前記短絡点電圧ＶＡ１とを入力するオペアン
プ（第１の演算増幅器）６５が設けられ、その出力は前
記Ｎ−ＭＯＳ６３のゲートに供給されると共に前記第１
の制御バイアスＶＢ１となる。
【００３６】同様に、図２（ｂ）に示す第２のバイアス
発生手段は、第２の制御バイアスＶＢ２を生成する回路
であり、同図に示すように、電源電圧ＶＤＤとグランド
ＧＮＤとの間にＰ−ＭＯＳ７１（第８のＭＯＳトランジ
スタ）、Ｐ−ＭＯＳ７２（第９のＭＯＳトランジスタ）
及びＰ−ＭＯＳ７３（第１０のＭＯＳトランジスタ）が
直列接続されている。
発生手段は、第２の制御バイアスＶＢ２を生成する回路
であり、同図に示すように、電源電圧ＶＤＤとグランド
ＧＮＤとの間にＰ−ＭＯＳ７１（第８のＭＯＳトランジ
スタ）、Ｐ−ＭＯＳ７２（第９のＭＯＳトランジスタ）
及びＰ−ＭＯＳ７３（第１０のＭＯＳトランジスタ）が
直列接続されている。
【００３７】これらのＰ−ＭＯＳ７１、Ｐ−ＭＯＳ７２
及びＰ−ＭＯＳ７３は、前記したＰ−ＭＯＳ２１、Ｐ−
ＭＯＳ２２及びＮ−ＭＯＳ２３の形状とそれぞれ相似す
る形状を有し、前記第２のインバータに対応するＰ−Ｍ
ＯＳ７２及びＮ−ＭＯＳ７３から成るインバータの入出
力は短絡され、その短絡点で発生する短絡点電圧ＶＡ２
は該インバータの回路閾値で安定する。
及びＰ−ＭＯＳ７３は、前記したＰ−ＭＯＳ２１、Ｐ−
ＭＯＳ２２及びＮ−ＭＯＳ２３の形状とそれぞれ相似す
る形状を有し、前記第２のインバータに対応するＰ−Ｍ
ＯＳ７２及びＮ−ＭＯＳ７３から成るインバータの入出
力は短絡され、その短絡点で発生する短絡点電圧ＶＡ２
は該インバータの回路閾値で安定する。
【００３８】さらに、入力端子７４を介して第２の基準
電圧ＶＬと前記短絡点電圧ＶＡ２とを入力するオペアン
プ（第２の演算増幅器）７５が設けられ、その出力は前
記Ｐ−ＭＯＳ７１のゲートに供給されると共に前記第２
の制御バイアスＶＢ２となる。
電圧ＶＬと前記短絡点電圧ＶＡ２とを入力するオペアン
プ（第２の演算増幅器）７５が設けられ、その出力は前
記Ｐ−ＭＯＳ７１のゲートに供給されると共に前記第２
の制御バイアスＶＢ２となる。
【００３９】なお、前記基準電圧ＶＨ，ＶＬは、例えば
集積回路の外部から供給したり、集積回路内で発生した
りするなどして得られるものである。
集積回路の外部から供給したり、集積回路内で発生した
りするなどして得られるものである。
【００４０】次に、本実施例の動作を説明する。
【００４１】まず、本発明の閾値調整手段によって論理
ゲート１０，２０の回路閾値を適正値に調整する。
ゲート１０，２０の回路閾値を適正値に調整する。
【００４２】所定の第１の基準電圧ＶＨを第１のバイア
ス発生手段の入力端子６４に印加すると、オペアンプ６
５は、該基準電圧ＶＨと短絡点電圧ＶＡ１とが等しくな
るようにＮ−ＭＯＳ６３のゲート電圧を出力する。その
結果、端子６６からは、オペアンプ６５の出力電圧に相
当する第１の制御バイアスＶＢ１が出力される。これに
よって、第１のバイアス発生手段中のＭＯＳトランジス
タと相似関係にあるＭＯＳトランジスタで構成された論
理ゲート１０の回路閾値は、前記基準電圧ＶＨに設定さ
れる。
ス発生手段の入力端子６４に印加すると、オペアンプ６
５は、該基準電圧ＶＨと短絡点電圧ＶＡ１とが等しくな
るようにＮ−ＭＯＳ６３のゲート電圧を出力する。その
結果、端子６６からは、オペアンプ６５の出力電圧に相
当する第１の制御バイアスＶＢ１が出力される。これに
よって、第１のバイアス発生手段中のＭＯＳトランジス
タと相似関係にあるＭＯＳトランジスタで構成された論
理ゲート１０の回路閾値は、前記基準電圧ＶＨに設定さ
れる。
【００４３】同様に、所定の第２の基準電圧ＶＬを第２
のバイアス発生手段の入力端子７４に印加すると、オペ
アンプ７５は、該基準電圧ＶＬと短絡点電圧ＶＡ２とが
等しくなるようにＰ−ＭＯＳ７１のゲート電圧を出力す
る。その結果、端子７６からは、オペアンプ７５の出力
電圧に相当する第２の制御バイアスＶＢ２が出力され
る。これによって、第２のバイアス発生手段中のＭＯＳ
トランジスタと相似関係にあるＭＯＳトランジスタで構
成された論理ゲート２０の回路閾値は、前記基準電圧Ｖ
Ｌに設定される。
のバイアス発生手段の入力端子７４に印加すると、オペ
アンプ７５は、該基準電圧ＶＬと短絡点電圧ＶＡ２とが
等しくなるようにＰ−ＭＯＳ７１のゲート電圧を出力す
る。その結果、端子７６からは、オペアンプ７５の出力
電圧に相当する第２の制御バイアスＶＢ２が出力され
る。これによって、第２のバイアス発生手段中のＭＯＳ
トランジスタと相似関係にあるＭＯＳトランジスタで構
成された論理ゲート２０の回路閾値は、前記基準電圧Ｖ
Ｌに設定される。
【００４４】このように、回路閾値を第１の基準電圧Ｖ
Ｈとするための制御電圧ＶＢ１を図２（ａ）に示した第
１のバイアス発生手段により発生して論理ゲート１０に
供給し、回路閾値を第２の基準電圧ＶＬとするための制
御電圧ＶＢ２を図２（ｂ）に示した第２のバイアス発生
手段により発生して論理ゲート２０に供給する。
Ｈとするための制御電圧ＶＢ１を図２（ａ）に示した第
１のバイアス発生手段により発生して論理ゲート１０に
供給し、回路閾値を第２の基準電圧ＶＬとするための制
御電圧ＶＢ２を図２（ｂ）に示した第２のバイアス発生
手段により発生して論理ゲート２０に供給する。
【００４５】これにより、論理ゲート１０，２０の回路
閾値は、製造ばらつきや電源電圧の変動などの悪影響を
受けることなく容易且つ正確に適正値に設定することが
できる。
閾値は、製造ばらつきや電源電圧の変動などの悪影響を
受けることなく容易且つ正確に適正値に設定することが
できる。
【００４６】こうして、論理ゲート１０，２０の回路閾
値が適正値に調整された本回路に、入力電圧Ｉｎを入力
端子３１より供給すれば、前述したように、入力電圧Ｉ
ｎが上昇していく場合はＩｎ＝ＶＨで出力が変化し、入
力電圧Ｉｎが下降していく場合はＩｎ＝ＶＬで出力が変
化するといったヒステリシス特性を正確に実現すること
ができる。
値が適正値に調整された本回路に、入力電圧Ｉｎを入力
端子３１より供給すれば、前述したように、入力電圧Ｉ
ｎが上昇していく場合はＩｎ＝ＶＨで出力が変化し、入
力電圧Ｉｎが下降していく場合はＩｎ＝ＶＬで出力が変
化するといったヒステリシス特性を正確に実現すること
ができる。
【００４７】図３は、上記図１に示すシュミットトリガ
ー回路を集積回路上に複数個実現した場合の一例を示す
ブロック図である。
ー回路を集積回路上に複数個実現した場合の一例を示す
ブロック図である。
【００４８】図中８０は、本例のバイアス発生回路であ
り、上記の第１と第２のバイアス発生手段を１組にした
ものである。このバイアス発生回路８０は、上述したよ
うに第１と第２の基準電圧ＶＨ，ＶＬにより、第１と第
２の制御バイアスＶＢ１，ＶＢ２をそれぞれ発生する。
その第１及び第２の制御バイアスＶＢ１，ＶＢ２は、上
記図１に示すシュミットトリガー回路で構成された複数
のシュミットトリガー回路８１−１，８１−２，８１−
３……８１−ｎにそれぞれ供給され、上述したように各
々の回路閾値が調整される。
り、上記の第１と第２のバイアス発生手段を１組にした
ものである。このバイアス発生回路８０は、上述したよ
うに第１と第２の基準電圧ＶＨ，ＶＬにより、第１と第
２の制御バイアスＶＢ１，ＶＢ２をそれぞれ発生する。
その第１及び第２の制御バイアスＶＢ１，ＶＢ２は、上
記図１に示すシュミットトリガー回路で構成された複数
のシュミットトリガー回路８１−１，８１−２，８１−
３……８１−ｎにそれぞれ供給され、上述したように各
々の回路閾値が調整される。
【００４９】シュミットトリガー回路８１−１〜８１−
ｎの各入力端子８２−１，８２−２，８２−３……８２
−ｎには、各々の入力電圧Ｉｎが印加され、その出力電
圧Ｏｕｔが当該集積回路の内部ゲートに供給される。
ｎの各入力端子８２−１，８２−２，８２−３……８２
−ｎには、各々の入力電圧Ｉｎが印加され、その出力電
圧Ｏｕｔが当該集積回路の内部ゲートに供給される。
【００５０】
【発明の効果】以上詳細に説明したように第１の発明に
よれば、製造ばらつきや電源電圧の変動などの悪影響を
受けることなく一対の論理ゲートの各々の回路閾値を容
易に調整することが可能となる。
よれば、製造ばらつきや電源電圧の変動などの悪影響を
受けることなく一対の論理ゲートの各々の回路閾値を容
易に調整することが可能となる。
【００５１】第２の発明によれば、製造ばらつきや電源
電圧の変動などの悪影響を受けることなく一対の論理ゲ
ートの各々の回路閾値を容易且つ正確に調整でき、正確
なヒステリシス特性を得ることが可能となる。
電圧の変動などの悪影響を受けることなく一対の論理ゲ
ートの各々の回路閾値を容易且つ正確に調整でき、正確
なヒステリシス特性を得ることが可能となる。
【００５２】第３の発明によれば、製造ばらつきや電源
電圧の変動などの悪影響を受けることなく一対の論理ゲ
ートの各々の回路閾値をより一層容易に、しかも正確に
調整することが可能となり、正確なヒステリシス特性を
得ることが可能となる。
電圧の変動などの悪影響を受けることなく一対の論理ゲ
ートの各々の回路閾値をより一層容易に、しかも正確に
調整することが可能となり、正確なヒステリシス特性を
得ることが可能となる。
【００５３】第４の発明によれば、製造ばらつきや電源
電圧の変動などの悪影響を受けることなく一対の論理ゲ
ートの各々の回路閾値を容易に、しかもより一層正確に
調整することが可能となり、より正確なヒステリシス特
性を得ることができる。
電圧の変動などの悪影響を受けることなく一対の論理ゲ
ートの各々の回路閾値を容易に、しかもより一層正確に
調整することが可能となり、より正確なヒステリシス特
性を得ることができる。
【図１】本発明を実施したシュミットトリガー回路の回
路図である。
路図である。
【図２】第１及び第２のバイアス発生手段を説明するた
めの図である。
めの図である。
【図３】図１に示すシュミットトリガー回路を集積回路
上に複数個実現した場合の一例を示すブロック図であ
る。
上に複数個実現した場合の一例を示すブロック図であ
る。
【図４】従来のシュミットトリガー回路の一構成例を示
す回路図である。
す回路図である。
【図５】シュミットトリガー回路の特性図である。
１０，２０ 論理ゲート １１ Ｐ−ＭＯＳ（第１のＭＯＳトランジスタ） １２ Ｎ−ＭＯＳ（第２のＭＯＳトランジスタ） １３ Ｎ−ＭＯＳ（第１の閾値調整用ＭＯＳトランジス
タ） ２１ Ｐ−ＭＯＳ（第３のＭＯＳトランジスタ） ２２ Ｐ−ＭＯＳ（第４のＭＯＳトランジスタ） ２３ Ｎ−ＭＯＳ（第２の閾値調整用ＭＯＳトランジス
タ） ４０ ＲＳフリップフロップ ６１ Ｐ−ＭＯＳ（第５のＭＯＳトランジスタ） ６２ Ｎ−ＭＯＳ（第６のＭＯＳトランジスタ） ６３ Ｎ−ＭＯＳ（第７のＭＯＳトランジスタ） ６５ オペアンプ（第１の演算増幅器） ７１ Ｐ−ＭＯＳ（第８のＭＯＳトランジスタ） ７２ Ｐ−ＭＯＳ（第９のＭＯＳトランジスタ） ７３ Ｎ−ＭＯＳ（第１０のＭＯＳトランジスタ） ＶＡ１，ＶＡ２ 短絡点電圧 ＶＨ，ＶＬ 第１及び第２の基準電圧 ＶＢ１，ＶＢ２ 第１及び第２の制御バイアス Ｉｎ 入力電圧 Ｏｕｔ 出力電圧
タ） ２１ Ｐ−ＭＯＳ（第３のＭＯＳトランジスタ） ２２ Ｐ−ＭＯＳ（第４のＭＯＳトランジスタ） ２３ Ｎ−ＭＯＳ（第２の閾値調整用ＭＯＳトランジス
タ） ４０ ＲＳフリップフロップ ６１ Ｐ−ＭＯＳ（第５のＭＯＳトランジスタ） ６２ Ｎ−ＭＯＳ（第６のＭＯＳトランジスタ） ６３ Ｎ−ＭＯＳ（第７のＭＯＳトランジスタ） ６５ オペアンプ（第１の演算増幅器） ７１ Ｐ−ＭＯＳ（第８のＭＯＳトランジスタ） ７２ Ｐ−ＭＯＳ（第９のＭＯＳトランジスタ） ７３ Ｎ−ＭＯＳ（第１０のＭＯＳトランジスタ） ＶＡ１，ＶＡ２ 短絡点電圧 ＶＨ，ＶＬ 第１及び第２の基準電圧 ＶＢ１，ＶＢ２ 第１及び第２の制御バイアス Ｉｎ 入力電圧 Ｏｕｔ 出力電圧
Claims (4)
- 【請求項１】 共通の入力電圧が印加され回路閾値の異
なる一対の論理ゲートと、該一対の論理ゲートのそれぞ
れの出力を入力とするＲＳフリップフロップとを備えた
シュミットトリガー回路において、 前記一対の論理ゲートの各々は、前記回路閾値を電気的
に調整する閾値調整手段をそれぞれ備えたことをを特徴
とするシュミットトリガー回路。 - 【請求項２】 共通の入力電圧が印加され回路閾値の異
なる一対の論理ゲートと、該一対の論理ゲートのそれぞ
れの出力を入力とするＲＳフリップフロップとを備えた
シュミットトリガー回路において、 第１及び第２の制御バイアスに基づき前記一対の論理ゲ
ートの各々の回路閾値をそれぞれ調整する第１及び第２
の閾値調整手段と、 前記第１及び第２の制御バイアスを第１及び第２の基準
電圧に基づいてそれぞれ発生する第１及び第２のバイア
ス発生手段とを設けたことを特徴とするシュミットトリ
ガー回路。 - 【請求項３】 前記第１及び第２の閾値調整手段は、前
記第１及び第２の制御バイアスに基づいてそれぞれ導通
制御される第１及び第２の閾値調整用ＭＯＳトランジス
タでそれぞれ構成し、 前記一対の論理ゲートの一方は、前記入力電圧により相
補的にオン／オフ制御され異なる導電型の第１及び第２
のＭＯＳトランジスタから成る第１のインバータと、前
記第１または第２のＭＯＳトランジスタと同一導電型で
直列接続された前記第１の閾値調整用ＭＯＳトランジス
タとで構成すると共に、 前記一対の論理ゲートの他方は、前記入力電圧により相
補的にオン／オフ制御される異なる導電型の第３及び第
４のＭＯＳトランジスタから成る第２のインバータと、
前記第３または第４のＭＯＳトランジスタと同一導電型
で直列接続された前記第２の閾値調整用ＭＯＳトランジ
スタとで構成したことを特徴とする請求項２記載のシュ
ミットトリガー回路。 - 【請求項４】 前記第１のバイアス発生手段は、 前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトラ
ンジスタ、及び前記第１の閾値調整用ＭＯＳトランジス
タの形状とそれぞれ相似する形状を有し第１と第２の電
源ノード間に直列接続された第５、第６及び第７のＭＯ
Ｓトランジスタと、前記第１のインバータの入出力の短
絡点で発生する短絡点電圧及び前記第１の基準電圧を入
力する第１の演算増幅器とを設け、該第１の演算増幅器
の出力を前記第７のＭＯＳトランジスタのゲートに入力
すると共に前記第１の制御バイアスとし、 前記第２のバイアス発生手段は、 前記第３のＭＯＳトランジスタ、前記第４のＭＯＳトラ
ンジスタ、及び前記第２の閾値調整用ＭＯＳトランジス
タの形状とそれぞれ相似する形状を有し第１と第２の電
源ノード間に直列接続された第８、第９及び第１０のＭ
ＯＳトランジスタと、前記第２のインバータの入出力の
短絡点で発生する短絡点電圧及び前記第２の基準電圧を
入力する第２の演算増幅器とを設け、前記第２の演算増
幅器の出力を前記第１０のＭＯＳトランジスタのゲート
に入力すると共に前記第２の制御バイアスとしたことを
特徴とする請求項３記載のシュミットトリガー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203840A JPH0870238A (ja) | 1994-08-29 | 1994-08-29 | シュミットトリガー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203840A JPH0870238A (ja) | 1994-08-29 | 1994-08-29 | シュミットトリガー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870238A true JPH0870238A (ja) | 1996-03-12 |
Family
ID=16480577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203840A Withdrawn JPH0870238A (ja) | 1994-08-29 | 1994-08-29 | シュミットトリガー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870238A (ja) |
-
1994
- 1994-08-29 JP JP6203840A patent/JPH0870238A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |