JPH0875825A - 試験回路及びその試験方法並びに試験回路を用いた試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 モジュール試験を行うために多数の外部入出
力端子を必要とすることがなく、モジュールの試験のた
めの試験信号及びモジュールの出力信号を予測した予測
信号を比較する比較器が正常に動作しているか否かを知
る。 【構成】 信号生成器６は、外部から供給されるリセッ
ト信号に対応して内部のカウンタをリセットし、外部か
ら供給される第一クロック信号に同期してカウントを行
い、カウントに基づいてモジュールを試験するための試
験信号及び当該試験信号に基づくモジュールの供給信号
を予測した予測信号を供給する。信号遅延回路８は、外
部から供給される第二クロック信号に同期して、モジュ
ールが供給するモジュール信号と信号生成器が供給する
予測信号とを所定の時間遅延させて供給する。比較器１
０は、信号遅延回路から供給されるモジュール信号及び
予測信号が一致しているか否かを判断して比較信号を供
給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験回路及びその試験
方法並びに試験回路を用いた試験方法に係り、より詳細
には半導体集積回路中に複数のセル（Cell）によって構
築された論理回路に対して自己診断を行うビルド・イン
・セルフテスト（Build In Selftest）回路であるとと
もに、ビルド・イン・セルフテスト回路自体の診断を行
うビルド・イン・セルフテスト回路及びその試験方法並
びにビルド・イン・セルフテスト回路を用いた試験方法
に関する。

【０００２】近年、半導体集積回路（以下「ＩＣ」とい
う。）中に複数のセルによって構築された論理回路（以
下「モジュール」という。）が存在するようになってき
た。このモジュールの一例として、演算装置ユニット
（ALU ）や積和器等が挙げられる。このように内部にモ
ジュールを構築するＩＣの生産過程において、ＩＣ中に
構築されたモジュールに対する機能等の試験を行うこと
は、ＩＣの集積度が高くなるにつれ、試験に要する時間
も長くなるという問題があった。そこで、ＩＣの集積度
の増大に伴って、モジュールの試験をより一層簡単に行
い得る技術の確立が望まれている。

【０００３】

【従来の技術】従来、半導体集積回路中に構築されたモ
ジュールに対して機能試験を行う際には、試験を行うた
めに必要な信号を外部から入力し、テスタ等を接触させ
て出力信号を検出するために多数の入出力端子が必要で
あった。

【０００４】図８に従来の積和器試験装置の構成を示
す。従来の積和器試験装置は、積和器２１が各種演算を
行うための各種信号を供給するテスタ２６と、積和器２
１が各種演算の演算結果を出力するテスタ２７と、を備
えて構成される。テスタ２６は、積和器２１に１７ビッ
ト相当の乗算用データＴＥＳＴ１、１７ビット相当の被
乗算用データＴＥＳＴ２及び４０ビット相当の加算用デ
ータＴＥＳＴ３並びに積和器を制御するための３ビット
相当の制御用データＣＴＬを供給する。尚、図中の
“／”上の添字は、添字のビット数に相当する信号線数
を示す。テスタ２７は、積和器から４１ビット相当の演
算結果データＲＥＳＵＬＴを供給する。

【０００５】以上の通り、従来の積和器試験装置は、１
１８ビット相当の外部入出力端子（７７ビット相当の入
力端子及び４１ビット相当のの出力端子）が必要であっ
た。また、従来の積和器試験装置によれば、テスタ２６
が積和器２１の信号処理に必要な信号を供給し、積和器
２１が演算の結果をテスタ２７に供給することにより積
和器２１の機能試験を行っていた。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ごとく、従来の積和器試験装置では、積和器２１の試験
を行うための入出力端子を多数必要とするので、実際の
製品には適さないという問題があった。

【０００７】また、従来の積和器試験装置では、積和器
２１を試験するための試験信号と、当該試験信号に対応
するモジュールの出力信号を予測した予測信号と、を比
較する比較器が正常に動作しているか否かを知ることが
できないという問題があった。

【０００８】したがって、本発明は上記問題点を解決す
る試験回路及びその試験方法並びに試験回路を用いた試
験方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記問題を解決するため
に、請求項１に記載の発明は、半導体集積回路中に構築
されたモジュールを試験する試験回路において、外部か
ら供給されるリセット信号に基づいて内部のカウンタを
リセットし、外部から供給される第一クロック信号に同
期してカウントを行い、カウントに基づいてモジュール
を試験するための試験信号及び当該試験信号に対応する
前記モジュールの出力信号を予測した予測信号を供給す
る信号生成器と、外部から供給される第二クロック信号
に同期して、モジュールが供給するモジュール信号及び
予測信号を所定の時間遅延させ供給する信号遅延回路
と、信号遅延回路から供給されるモジュール信号及び試
験信号が一致しているか否かを判断して比較信号を供給
する比較器と、を備える。

【００１０】請求項２に記載の発明は、半導体集積回路
中に構築されたモジュールを試験する試験回路におい
て、外部から供給されるリセット信号に基づいて内部の
カウンタをリセットし、外部から供給される第一クロッ
ク信号に同期してカウントを行い、カウントに基づいて
モジュールを試験するための試験信号及び当該試験信号
に対応するモジュールの出力信号を予測した予測信号を
供給する信号生成器と、外部から供給される第二クロッ
ク信号に同期して、モジュールが供給するモジュール信
号及び予測信号を所定の時間遅延させ供給する信号遅延
回路と、信号遅延回路から供給される前記モジュール信
号及び予測信号が一致しているか否かを判断して比較信
号を供給する比較器と、外部から供給されるエラー発生
信号に基づいて、信号遅延回路から供給されるモジュー
ル信号を予測信号と相違するエラー信号に変換して供給
するエラー生成回路と、を備える。

【００１１】請求項３に記載の発明は、半導体集積回路
中に構築されたモジュールを試験する試験方法におい
て、外部から供給されるリセット信号に基づいて内部の
カウンタをリセットし、外部から供給される第一クロッ
ク信号に同期してカウントを行い、カウントに基づいて
モジュールを試験するための試験信号及び当該試験信号
に対応するモジュールの出力信号を予測した予測信号を
供給する工程と、外部から供給される第二クロック信号
に同期して、モジュールが供給するモジュール信号及び
予測信号を所定の時間遅延させ供給する工程と、信号遅
延回路から供給されるモジュール信号及び試験信号が一
致しているか否かを判断して比較信号を供給する工程
と、を備える。

【００１２】請求項４に記載の発明は、請求項１記載の
試験回路を用いてモジュールの交流特性試験を行う試験
方法において、少なくとも比較信号が不一致の状態から
次に一致するタイミングである測定タイミングまで、第
二クロック信号の位相を変化させる工程と、測定タイミ
ングで、第一クロック信号と第二クロック信号との位相
差を検出する工程と、を備える。

【００１３】請求項５に記載の発明は、半導体集積回路
中に構築されたモジュールを試験する試験回路の試験方
法において、外部から供給されるリセット信号に基づい
て内部のカウンタをリセットし、外部から供給される第
一クロック信号に同期してカウントを行い、カウントに
基づいてモジュールを試験するための試験信号及び当該
試験信号に基づくモジュールの出力信号を予測した予測
信号を供給する工程と、外部から供給される第二クロッ
ク信号に同期して、モジュールが供給するモジュール信
号及び予測信号を所定の時間遅延させ供給する工程と、
信号遅延回路から供給されるモジュール信号及び予測信
号が一致しているか否かを判断して比較信号を供給する
工程と、外部から供給されるエラー発生信号に基づい
て、信号遅延回路から供給されるモジュール信号を予測
信号と相違するエラー信号に変換して供給する工程と、
を備える。

【００１４】

【作用】請求項１に記載の発明によれば、信号生成器
は、外部から供給されるリセット信号に基づいて内部の
カウンタをリセットし、外部から供給される第一クロッ
ク信号に同期してカウントを行い、カウントに基づいて
モジュールを試験するための試験信号及び当該試験信号
に対応する前記モジュールの出力信号を予測した予測信
号を供給する。信号遅延回路は、外部から供給される第
二クロック信号に同期して、モジュールが供給するモジ
ュール信号及び予測信号を所定の時間遅延させ供給す
る。比較器は、信号遅延回路から供給されるモジュール
信号及び試験信号が一致しているか否かを判断して比較
信号を供給する。

【００１５】その結果、比較器が予測信号及びモジュー
ル信号を比較した比較信号の信号レベルを観測すること
によって、モジュールが正常に機能しているか否かを判
断することができる。したがって、試験回路は、多数の
外部入出力端子を必要とすることなくモジュールの機能
試験を行うことが可能となる。

【００１６】請求項２に記載の発明によれば、請求項１
に記載の発明の構成に加え、エラー生成回路は、外部か
ら供給されるエラー発生信号に基づいて、信号遅延回路
から供給されるモジュール信号を予測信号と相違するエ
ラー信号に変換して供給する。

【００１７】その結果、比較器は予測信号及びエラー信
号を比較することとなり、比較の結果、予測信号及びエ
ラー信号が一致していないと判断した比較信号を供給す
る。したがって、外部からエラー発生信号が供給された
ときに、比較器が正常であれば予測信号及びエラー信号
が一致していないと判断した比較信号を供給するので、
比較器が正常に機能しているか否かを知ることができ
る。

【００１８】請求項３に記載の発明によれば、外部から
供給されるリセット信号に基づいて内部のカウンタがリ
セットされ、外部から供給される第一クロック信号に同
期してカウントを行われ、カウントに基づいてモジュー
ルを試験するための試験信号及び当該試験信号に対応す
るモジュールの出力信号を予測した予測信号が供給され
る。外部から供給される第二クロック信号に同期して、
モジュールが供給するモジュール信号及び予測信号が所
定の時間遅延され供給される。信号遅延回路から供給さ
れるモジュール信号及び試験信号が一致しているか否か
が判断され比較信号が供給される。

【００１９】その結果、予測信号及びモジュール信号を
比較した比較信号の信号レベルを観測することによっ
て、モジュールが正常に機能しているか否かを判断する
ことができる。したがって、試験回路は、多数の外部入
出力端子を必要とすることなくモジュールの機能試験を
行うことが可能となる。

【００２０】請求項４に記載の発明によれば、少なくと
も比較信号が不一致の状態から次に一致するタイミング
である測定タイミングまで、第二クロック信号の位相が
変化させられ、測定タイミングで、第一クロック信号と
第二クロック信号との位相差が検出される。

【００２１】その結果、試験回路は、モジュールに試験
信号が供給されたタイミングに相当する第一クロック信
号の位相と、モジュールからモジュール信号が供給され
たタイミングに相当する第二クロック信号の位相と、を
比較することとなる。したがって、モジュールの処理時
間に相当する第一クロック信号と第二クロック信号との
実際の位相差を知ることができるので、モジュールの処
理時間を計測する交流特性試験を行うことが可能とな
る。

【００２２】請求項５に記載の発明によれば、外部から
供給されるリセット信号に基づいて内部のカウンタがリ
セットされ、外部から供給される第一クロック信号に同
期してカウントを行われ、カウントに基づいてモジュー
ルを試験するための試験信号及び当該試験信号に対応す
るモジュールの出力信号を予測した予測信号が供給され
る。外部から供給される第二クロック信号に同期して、
モジュールが供給するモジュール信号及び予測信号が所
定の時間遅延され供給される。信号遅延回路から供給さ
れるモジュール信号及び試験信号が一致しているか否か
が判断され比較信号が供給される。外部から供給される
エラー発生信号に基づいて、信号遅延回路から供給され
るモジュール信号が予測信号と相違するエラー信号に変
換され供給される。

【００２３】その結果、比較器は予測信号及びエラー信
号を比較することとなり、比較の結果、予測信号及びエ
ラー信号が一致していないと判断した比較信号を供給す
る。したがって、外部からエラー発生信号が供給された
ときに、比較器は予測信号及びエラー信号が一致してい
ないと判断した比較信号を供給するので、比較器が正常
に機能しているか否かを知ることができる。

【００２４】

【実施例】次に、本発明の好適な実施例を図面に基づい
て説明する。原理 図１に本発明の原理説明図を示す。

【００２５】モジュール試験用ビルド・イン・セルフテ
スト回路１００は、図１に示すように、リセット入力端
子１と、第一クロック入力端子２と、第二クロック入力
端子３と、エラー発生信号入力端子４と、比較器出力端
子５と、信号生成器６と、信号遅延回路８と、エラー生
成回路９と、比較器１０と、を備えて構成されている。

【００２６】７は、被試験物のモジュールである。モジ
ュール７は、モジュール試験用ビルド・イン・セルフテ
スト回路１００の内部に構築されている。また、実際に
モジュール試験用ビルド・イン・セルフテスト回路１０
０を動作させる場合には、信号生成器６内部に存在する
カウンタをリセットするためのリセット信号Ｒｓｔを供
給するリセット信号出力部１１と、第一クロック信号Ｃ
ｌｋ１を供給する第一クロック信号出力部１２と、第一
クロック信号と同一の周期の第二クロック信号Ｃｌｋ２
を供給する第二クロック信号出力部１３と、エラー発生
信号Ｅｒｒを供給するエラー発生信号出力部１４と、比
較信号Ｃｍｐの信号レベルを検出する比較信号検出部１
５と、を接続して用いる。

【００２７】信号生成器６は、供給されるリセット信号
Ｒｓｔに基づいて内部のカウンタをリセットし、供給さ
れる第一クロック信号Ｃｌｋ１に同期して内部のカウン
タをインクリメントし、内部のカウント値に基づいてモ
ジュール７を試験するための試験パターンを有する試験
信号Ｔと、試験信号Ｔに基づくモジュール７の出力信号
を予測した予測信号Ｅと、を供給する。試験の対象物で
あるであるモジュール７は、試験信号Ｔに基づいてモジ
ュール信号Ｍを供給する。

【００２８】例えば、モジュール７が入力端子Ａ，Ｂ及
び出力端子Ｏを有する２入力１出力のＯＲ回路であると
すると、このとき、信号生成器６は、試験信号Ｔとして
モジュール７の入力端子Ａに“Ｌ”レベルの信号及び入
力端子Ｂに“Ｈ”レベルの信号を供給し、予測信号Ｅと
して“Ｈ”レベルの信号を供給する。モジュール７は、
正常であれば試験信号Ｔに基づいてモジュール信号Ｍと
して出力端子Ｏに“Ｈ”レベルの信号を供給する。

【００２９】信号遅延回路８は、第二クロック信号入力
端子３に供給される第二クロック信号Ｃｌｋ２に同期し
て、モジュール信号Ｍ及び予測信号Ｅが所定の時間遅延
した予測信号Ｄ−Ｅ及びモジュール信号Ｄ−Ｍを同時に
供給する。

【００３０】比較器１０は、信号遅延回路８から供給さ
れる予測信号Ｄ−Ｅ及びモジュール信号Ｄ−Ｍが一致し
ているか否かを判断して比較信号Ｃを供給する。比較の
結果、予測信号Ｄ−Ｅ及びモジュール信号Ｄ−Ｍが一致
しないと認められたときは、高信号レベルの比較信号Ｃ
を比較器出力端子５に供給し、また、予測信号Ｄ−Ｅ及
びモジュール信号Ｄ−Ｍが一致すると認められたとき
は、低信号レベルの比較信号Ｃを比較器出力端子５に供
給する。

【００３１】エラー生成回路９は、エラー発生信号Ｅｒ
ｒに基づいて信号遅延回路８から供給されるモジュール
信号Ｄ−Ｍが信号遅延回路８から供給される予測信号Ｄ
−Ｅとは決して一致することのないエラー信号ＥＳに切
り換えて供給する。

【００３２】以上説明したように、内部にモジュール７
を構築する本発明のビルド・イン・セルフテスト回路１
００は、比較信号Ｃの信号レベルを検出することにより
モジュール７が正常に機能しているか否かを知ることが
可能となり、少数の外部入出力端子を設けるだけで機能
試験を行うことができる。

【００３３】また、内部にモジュール７を構築する本発
明のビルド・イン・セルフテスト回路１００は、外部か
ら供給されるエラー生成信号Ｅｒｒに基づいて、エラー
生成回路９が信号遅延回路８から供給されるモジュール
信号Ｄ−Ｍを予測信号Ｄ−Ｅと相違するエラー生成信号
ＥＳに変換して供給する。その結果、比較器１０はエラ
ー生成信号ＥＳ及び予測信号をＤ−Ｅ比較することとな
り、比較器１０が正常であれば高信号レベルの比較信号
Ｃを供給する。したがって、観測者は、外部から供給さ
れるエラー生成信号に基づいて、比較信号Ｃの信号レベ
ルが高信号レベルとなる否かを観測することで比較器１
０が正常に機能しているか否かを知ることができる。第１実施例 図２、図３に本発明の第１実施例を示す。

【００３４】第１実施例は、積和器２１の機能試験を行
うビルド・イン・セルフテスト回路１０１を開示する。
図２は本発明の第１実施例を示す積和器試験用のビルド
・イン・セルフテスト回路１０１の構成図であり、図３
は本発明の第１実施例のタイミングチャートである。

【００３５】図２に示すように、ビルド・イン・セルフ
テスト回路１０１は、リセット入力端子１と、第一クロ
ック入力端子２と、第二クロック入力端子３と、比較器
出力端子５と、アドレス信号生成回路１６と、信号生成
部１７と、信号反転器１８と、４１ビット相当のフリッ
プフロップ２０，２２，２３と、７４ビット相当のフリ
ップフロップ１９と、比較器２５と、を備えて構成され
ている。信号生成部１７は、ＲＯＭ１７ａと、ＲＯＭ１
７ｂとを有し、メモリサイズは共に６４ビット×６４ワ
ードである。積和器２１は、７４ビット相当のデータ入
力端子と４１ビット相当のデータ出力端子と、３ビット
相当の制御端子Ｃｔｒｌと、を有し、そのうちデータ入
力端子としては、１７ビット相当の乗算データ用入力端
子と、１７ビット相当の被乗算データ用入力端子と、４
０ビット相当の加算データ用入力端子と、が用いられ
る。

【００３６】また、実際にビルド・イン・セルフテスト
回路１０１を動作させる場合には、アドレス信号生成回
路１６内部に存在するカウンタをリセットするためのリ
セット信号Ｒｓｔを供給するリセット信号出力部１１
と、第一クロック信号Ｃｌｋ１を供給する第一クロック
信号出力部１２と、第一クロック信号Ｃｌｋ１と同一の
周期の第二クロック信号Ｃｌｋ２を供給する第二クロッ
ク信号出力部１３と、を接続して用いる。

【００３７】アドレス信号生成回路１６は、供給される
リセット信号Ｒｓｔに基づいて内部のカウンタを「０」
にリセットし、供給される第一クロック信号Ｃｌｋ１の
立ち上がりエッジに同期して内部のカウンタをインクリ
メントし、内部のカウント値に基づいて信号生成部１７
の出力信号を指定するために８ビットのアドレス信号Ａ
ｄｒを供給する。信号生成部１７は、供給されるアドレ
ス信号Ａｄｒを反転第一クロック信号／Ｃｌｋ１の立ち
上がりエッジに同期して、被試験対象である積和器２１
を試験するための試験パターンを有する合計７４ビット
相当の試験信号ＲＯＭａと、試験信号ＲＯＭａに基づく
積和器２１の出力信号を予測した４１ビット相当の予測
信号ＲＯＭｂと、積和演算を制御するための制御信号Ｃ
ｔｒｌと、を供給する。ここで、ＲＯＭ１７ａが予測信
号ＲＯＭａのデータを格納し、ＲＯＭ１７ｂが試験信号
ＲＯＭｂのデータを格納する。フリップフロップ１９
は、供給される試験信号ＲＯＭｂを次に第一クロック信
号Ｃｌｋ１が立ち上がるまでの時間遅延した試験信号Ｔ
ｅｓｔを供給し、フリップフロップ２０は、供給される
予測信号ＲＯＭａを次に第一クロック信号Ｃｌｋ１が立
ち上がるまでの時間遅延した予測信号Ｅｘｐｔを供給す
る。

【００３８】積和器２１は、供給される試験信号Ｔｅｓ
ｔと、供給される制御信号Ｃｔｒｌと、に基づいて積和
演算を行い、積和器出力信号Ｍｏｄを供給する。第二ク
ロック信号Ｃｌｋ２の立ち上がりエッジに同期して、フ
リップフロップ２２は、供給される積和器出力信号Ｍｏ
ｄが所定の時間遅延した積和器出力信号Ｄ−Ｍｏｄを供
給し、フリップフロップ２３は、供給される予測信号Ｅ
ｘｐｔが所定の時間遅延した予測信号Ｄ−Ｅｘｐｔを供
給する。

【００３９】比較器２５は、フリップフロップ２２から
供給される積和器出力信号Ｄ−Ｍｏｄと、フリップフロ
ップ２３から供給される予測信号Ｄ−Ｔｅｓｔと、が一
致しているか否かを判断して、一致している場合は低信
号レベルの比較信号Ｃｍｐを、一致していない場合は高
信号レベルの比較信号Ｃｍｐを、供給する。

【００４０】この結果、観測者は比較信号の信号レベル
を検出することによりモジュールが正常に機能している
か否かを知ることができる。次に、図３に示すタイミン
グチャートを用いてビルド・イン・セルフテスト回路１
０１の動作について説明する。

【００４１】まず、時刻“Ｔ０”において、リセット信
号Ｒｓｔは高信号レベルであるので、アドレス信号生成
回路１６内のカウンタは「０」にリセットされ、アドレ
ス信号生成回路１６は、カウンタに基づいたアドレス信
号Ａｄｒを供給する。

【００４２】時刻“Ｔ１”において、リセット信号Ｒｓ
ｔが低信号レベルに変化した。そのため、アドレス信号
生成回路１６内のカウンタは、第一クロック信号Ｃｌｋ
１の次の立ち上がりエッジに同期してカウントを始め
る。

【００４３】時刻“Ｔ２”において、第一クロック信号
Ｃｌｋ１の立ち上がりエッジに同期して、アドレス信号
生成回路１６がカウンタに基づいた新たなアドレス信号
Ａｄｒを供給する。

【００４４】時刻“Ｔ３”において、反転第一クロック
信号／Ｃｌｋ１の立ち上がりエッジに同期して、信号生
成部１７が試験信号ＲＯＭｂ及び予測信号ＲＯＭａを供
給する。

【００４５】時刻“Ｔ４”において、フリップフロップ
１９は、供給される試験信号ＲＯＭｂを次に第一クロッ
ク信号Ｃｌｋ１が立ち上がるまでの時間遅延した試験信
号Ｔｅｓｔを供給し、フリップフロップ２０は、供給さ
れる予測信号ＲＯＭａを次に第一クロック信号Ｃｌｋ１
が立ち上がるまでの時間遅延した予測信号Ｅｘｐｔを供
給する。また、このとき、アドレス信号生成部１６は、
新たなアドレス信号Ａｄｒを生成する。

【００４６】時刻“Ｔ５”において、積和器２１は、供
給される試験信号Ｔｅｓｔから処理時間程遅延して積和
器出力信号Ｍｏｄを供給する。時刻“Ｔ６”において、
第二クロック信号Ｃｌｋ２の立ち上がりエッジに同期し
て、フリップフロップ２２が所定の時間遅延した積和器
出力信号Ｄ−Ｍｏｄを供給し、フリップフロップ２３が
所定の時間遅延した予測信号Ｄ−Ｅｘｐｔを供給する。
さらに、比較器２５は、積和器出力信号Ｄ−Ｍｏｄと、
予測信号Ｄ−Ｅｘｐｔと、が一致していると判断したの
で、低信号レベルの比較信号Ｃｍｐを供給する。

【００４７】時刻“Ｔ７”において、積和器出力信号Ｄ
−Ｍｏｄと、予測信号Ｄ−Ｅｘｐｔと、が一致しない場
合を示す。比較器２５は、フリップフロップ２２を介し
て供給される積和器出力信号Ｄ−Ｍｏｄと、フリップフ
ロップ２０，２３を介して供給される積和器出力信号Ｄ
−Ｅｘｐｔと、が一致しないと判断したので、高信号レ
ベルの比較信号Ｃｍｐを供給する。

【００４８】この結果、観測者は比較信号Ｃｍｐの信号
レベルを検出することにより積和器２１が正常に機能し
ているか否かを知ることができる。以上説明したよう
に、第１実施例によれば、内部に積和器２１を構築する
第１実施例のビルド・イン・セルフテスト回路１０１
は、リセット信号Ｒｓｔ及び第一クロック信号Ｃｌｋ１
に基づいて積和器２１を試験する試験信号Ｔｅｓｔ及び
試験信号Ｔｅｓｔに対応する積和器２１の出力を予測し
た予測信号Ｅｘｐｔを生成する。フリップフロップ２
２，２３が、第二クロック信号Ｃｌｋ２の立ち上がりエ
ッジが発生するタイミングで積和器出力信号Ｄ−Ｍｏｄ
及び予測信号Ｄ−Ｅｘｐｔを比較器に供給する。比較器
２５が、遅延した積和器出力信号Ｄ−Ｍｏｄ及び予測信
号Ｄ−Ｅｘｐｔが一致しているか否かを判断して、比較
信号Ｃｍｐを供給する。その結果、第１実施例のビルド
・イン・セルフテスト回路１０１は、少なくとも第一ク
ロック信号Ｃｌｋ１、第二クロック信号Ｃｌｋ２及びリ
セット信号Ｒｓｔを接続する３入力端子と、比較信号Ｃ
ｍｐを接続する１出力端子と、の合計４個の試験信号入
出力端子を有するので、多数の外部入出力端子を必要と
することなく積和器２１の機能試験を行うことが可能と
なる。第２実施例 図２、図４、図５に本発明の第２実施例を示す。

【００４９】図２は第２実施例における積和器試験用の
ビルド・イン・セルフテスト回路１０１の構成図であ
る。図４は第２実施例のタイミングチャートであり、図
４（ａ）は、予測信号Ｄ−Ｅｘｐｔと、積和器出力信号
Ｄ−Ｍｏｄと、が同期して比較器２５に供給される場合
を示し、図４（ｂ）は予測信号Ｄ−Ｅｘｐｔと、積和器
出力信号Ｄ−Ｍｏｄと、が同期せずに比較器２５に供給
される場合を示す。図５は、第２実施例の積和器２１の
処理時間を説明するタイミングチャートである。

【００５０】図２において、第２実施例におけるビルド
・イン・セルフテスト回路１０１は、上述の第１実施例
に示すビルド・イン・セルフテスト回路１０１の構成と
同一の構成である。

【００５１】また、実際に第２実施例のビルド・イン・
セルフテスト回路１０１を動作させる場合には、第１実
施例のリセット信号出力部１１、第一クロック信号出力
部１２及び第二クロック信号出力部１３に加えて、比較
信号Ｃｍｐの信号レベルを検出する比較信号検出部１５
と、第一クロック信号Ｃｌｋ１及び第二クロック信号Ｃ
ｌｋ２の位相差を検出して位相差検出器２６と、比較信
号検出部１５が高信号レベルの信号を検出している際に
第二クロック信号Ｃｌｋ２の位相を遅らせる（若しくは
進める）ように調節する位相調節器２７と、を接続して
用いる。

【００５２】次に、第２実施例の動作について、図４及
び図５を用いて説明する。図４（ａ）は、予測信号Ｄ−
Ｅｘｐｔと、積和器出力信号Ｄ−Ｍｏｄと、の位相が同
期して比較器２５に供給される場合のタイミングチャー
トである。

【００５３】時刻“Ｔ１１”において、第二クロック信
号Ｃｌｋ２の立ち上がりエッジに同期して、フリップフ
ロップ２３は、供給される予測信号Ｅｘｐｔが所定の時
間遅延した予測信号Ｄ−Ｅｘｐｔを供給し、フリップフ
ロップ２２は、供給される積和器出力信号Ｍｏｄが所定
の時間遅延した積和器出力信号Ｄ−Ｍｏｄを供給する。
比較器２５は、フリップフロップ２３が供給する予測信
号Ｄ−Ｅｘｐｔと、フリップフロップ２２が供給する積
和器出力信号Ｄ−Ｍｏｄと、が一致していると判断して
低信号レベルの比較信号Ｃｍｐを供給する。

【００５４】その結果、観測者は、比較信号検出手段１
５が検出する比較信号Ｃｍｐが低信号レベルであること
を認識することにより、予測信号Ｄ−Ｅｘｐｔとモジュ
ール信号Ｄ−Ｍｏｄとが同期して比較器２５に入力され
ていることを知ることができる。

【００５５】図４（ｂ）は、予測信号Ｄ−Ｅｘｐｔと、
積和器出力信号Ｄ−Ｍｏｄと、の位相が同期せずに比較
器２５に供給される場合のタイミングチャートである。
図４（ａ）と図４（ｂ）とを比較すると、予測信号Ｅｘ
ｐｔと積和器出力信号Ｍｏｄとの位相差は同じである
が、第二クロック信号Ｃｌｋ２の位相が変化している。
フリップフロップ２２，２３は、第二クロック信号Ｃｌ
ｋ２の立ち上がりエッジに同期して予測信号Ｄ−Ｅｘｐ
ｔと積和器出力信号Ｄ−Ｍｏｄとを供給する。そのた
め、比較器２５は、予測信号Ｄ−Ｅｘｐｔと、予測信号
Ｄ−Ｅｘｐｔよりも１周期遅延した積和器出力信号Ｄ−
Ｍｏｄと、を比較することになるので、予測信号Ｄ−Ｅ
ｘｐｔと積和器出力信号Ｄ−Ｍｏｄとが一致しないと判
断して高信号レベルの比較信号Ｃｍｐを供給する。

【００５６】以下に上述のタイミングについて具体的に
説明する。時刻“Ｔ１２”において、第二クロック信号
Ｃｌｋ２の立ち上がりエッジに同期して、フリップフロ
ップ２３は、供給される予測信号Ｍｏｄが所定の時間遅
延した予測信号Ｄ−Ｍｏｄを供給する。しかし、このタ
イミングでにおいて、積和器２１は積和器出力信号Ｍｏ
ｄを供給していないので、フリップフロップ２２から
は、積和器出力信号Ｄ−Ｍｏｄが供給されない。比較器
２５は、フリップフロップ２３が供給する予測信号Ｄ−
Ｅｘｐｔと、フリップフロップ２２が供給する積和器出
力信号Ｄ−Ｍｏｄと、が一致しないと判断して高信号レ
ベルの比較信号Ｃｍｐを供給する。

【００５７】その結果、観測者は、比較信号検出部１５
が検出する比較信号Ｃｍｐが高信号レベルであることを
認識することにより、予測信号Ｄ−Ｅｘｐｔとモジュー
ル信号Ｄ−Ｍｏｄとが同期せずに比較器２５に入力され
ていることを知ることができる。

【００５８】時刻“Ｔ１３”において、第二クロック信
号Ｃｌｋ２の立ち上がりエッジに同期して、フリップフ
ロップ２３は、予測信号Ｄ−Ｅｘｐｔを供給し、フリッ
プフロップ２２は、予測信号Ｄ−Ｅｘｐｔに対して１周
期遅延した積和器出力信号Ｄ−Ｍｏｄを供給する。

【００５９】ここで、比較信号検出手段１５が高信号レ
ベルから低信号レベルへ比較信号Ｃｍｐの変化を検出す
るまで、位相調節器２７が第二クロック信号Ｃｌｋ２の
位相を遅らせる（若しくは進める）ように調節して、比
較信号Ｃｍｐが高信号レベルから低信号レベルに変化し
た時に、位相差検出器２６が第一クロック信号Ｃｌｋ１
と第二クロック信号Ｃｌｋ２との位相差を検出する。こ
の位相差が積和器２１の処理時間に相当するのである。

【００６０】積和器２１の処理時間を検査する方法につ
いて、図５を用いてより詳細に説明を行う。時刻“Ｔ２
１”において、第二クロック信号Ｃｌｋ２の立ち上がり
エッジは、予測信号Ｅｘｐｔと積和器出力信号Ｍｏｄと
が同期している状態を示す。この時点では、比較信号Ｃ
ｍｐは低信号レベルであることがわかる。

【００６１】時刻“Ｔ２２”において、位相調節器１３
が第二クロック信号Ｃｌｋ２の位相を遅らせたので、予
測信号Ｅｘｐｔと積和器出力信号Ｍｏｄとの同期にずれ
が生じ、積和器出力信号Ｄ−Ｍｏｄは、予測信号Ｄ−Ｅ
ｘｐｔに１周期遅延して比較器２５に供給される。その
ため、比較器２５は高信号レベルの比較信号Ｃｍｐを供
給する。

【００６２】時刻“Ｔ２４”において、位相調節器２７
が第二クロック信号Ｃｌｋ２の位相を更に遅らせると、
予測信号Ｅｘｐｔの位相と、積和器出力信号Ｍｏｄの位
相と、の同期がとれ、比較器２５が供給する比較信号Ｃ
ｍｐが高信号レベルから低信号レベルに変化する。

【００６３】そこで、位相差検出器２６は、第二クロッ
ク信号Ｃｌｋ２が立ち上がった時刻“Ｔ２４”と、第一
クロック信号Ｃｌｋ１が立ち上がった時刻“Ｔ２３”
と、の位相差“ｔ”を検出する。ここで、時刻“Ｔ２
３”はフリップフロップ２０が予測信号Ｅｘｐｔを供給
した時刻であり、時刻“Ｔ２４”は、積和器２１出力
（積和器出力信号Ｍｏｄ）が確定した時刻である。

【００６４】すなわち、時刻“Ｔ２３”と時刻“Ｔ２
４”との位相差“ｔ”が積和器２１の処理時間に相当す
るのである。以上説明したように、第２実施例によれ
ば、内部に積和器２１を構築する第２実施例のビルド・
イン・セルフテスト回路１０１は、第二クロック信号Ｃ
ｌｋ２の位相を調整して、比較信号Ｃｍｐが高信号レベ
ルから低信号レベルに変化したときの第一クロック信号
Ｃｌｋ１と、第二クロック信号Ｃｌｋ２と、の位相差を
検出することにより、積和器２１の処理時間を知ること
が可能となる。 第３実施例 図６及び図７に本発明の第３実施例を示す。

【００６５】図６は本発明の第３実施例を示すビルド・
イン・セルフテスト回路１０２の構成図であり、図７は
本発明の第３実施例のタイミングチャートである。図６
において、本発明の第３実施例を示すビルド・イン・セ
ルフテスト回路１０２は、前述の第１実施例に示すビル
ド・イン・セルフテスト回路１０１の構成に加えて、エ
ラー発生信号入力端子４と、比較信号出力端子５と、エ
ラー信号Ｅｒｒに基づいて、供給される積和器出力信号
Ｄ−Ｍｏｄを予測信号Ｄ−Ｅｘｐｔと相違するエラー信
号ＥｒＳｉｇに切り換えて比較器２５に供給するエラー
生成回路２４と、を備えて構成する。

【００６６】また、実際にビルド・イン・セルフテスト
回路１０２を動作させる場合には、第１実施例のビルド
・イン・セルフテスト回路１０１のリセット信号出力部
１１、第一クロック信号出力部１２及び第二クロック信
号出力部１３に加えて、エラー発生信号出力部１４と、
比較信号Ｃｍｐの信号レベルを検出する比較信号検出部
１５と、を接続して用いる。

【００６７】次に、第３実施例の動作について、図７を
用いて説明する。時刻“Ｔ３１”において、第二クロッ
ク信号Ｃｌｋ２に同期して、フリップフロップ２２は積
和器出力信号Ｍｏｄが所定の時間遅延した積和器出力信
号Ｄ−Ｍｏｄを供給し、フリップフロップ２３は予測信
号Ｅｘｐｔが所定の時間遅延した予測信号Ｄ−Ｅｘｐｔ
を供給する。エラー生成回路２４は、エラー発生信号Ｅ
ｒｒが低信号レベルであるので、フリップフロップ２２
から供給される積和器出力信号Ｄ−Ｍｏｄを変換するこ
となく、そのままエラー信号ＥｒＳｉｇとして供給す
る。比較器２５は、供給されるエラー信号ＥｒＳｉｇと
供給される予想信号Ｄ−Ｅｘｐｔが一致していると判断
して、低信号レベルの比較信号Ｃｍｐを供給する。

【００６８】観測者は、比較信号検出手段１５によって
検出される比較信号Ｃｍｐが低信号レベルであるので、
積和器２１が正常に動作していることを知ることができ
る。時刻“Ｔ３２”において、観測者は、比較器２５が
正常に動作しているか否かを試験するために、エラー発
生信号生成手段１４からエラー発生信号Ｅｒｒを供給す
る。エラー生成回路２４は、エラー発生信号Ｅｒｒが高
信号レベルであるので、フリップフロップ２２から供給
される積和器信号Ｄ−Ｍｏｄをエラー情報を含むエラー
信号ＥｒＳｉｇに変換して比較器２５に供給する。

【００６９】時刻“Ｔ３３”において、比較器２５は、
供給されるエラー信号ＥｒＳｉｇと供給される予想信号
Ｄ−Ｅｘｐｔが一致していないと判断して、高信号レベ
ルの比較信号Ｃｍｐを供給する。

【００７０】観測者は、比較信号検出手段１５によって
検出される比較信号Ｃｍｐが、エラー発生信号Ｅｒｒに
基づいて高信号レベルになったので、比較器２５が正常
に動作していることを知ることができる。

【００７１】以上説明したように、第３実施例によれ
ば、内部に積和器２１を構築する第３実施例のビルド・
イン・セルフテスト回路１０２は、比較器２５が通常低
信号レベルの比較信号Ｃｍｐを連続して供給している際
に、エラー生成回路２４が外部から供給されるエラー発
生信号Ｅｒｒに基づいて信号遅延回路２２，２３から供
給されるモジュール信号Ｄ−Ｍｏｄをエラー信号ＥｒＳ
ｉｇに変換するので、信号遅延回路２２，２３から供給
される予測信号Ｄ−Ｅｘｐｔとエラー信号ＥｒＳｉｇと
は常に一致することはなく、比較器２５が正常であれば
高信号レベルの比較信号Ｃｍｐを供給することになる。

【００７２】その結果、比較器２５は、供給されるモジ
ュール信号Ｄ−Ｍｏｄ及び予測信号Ｄ−Ｅｘｐｔが一致
していると判断して低信号レベルの比較信号Ｃｍｐを連
続して供給されている際に、外部から供給されるエラー
発生信号Ｅｒｒに基づいてモジュール信号Ｄ−Ｍｏｄが
予測信号Ｄ−Ｅｘｐｔと相違するエラー信号ＥｒＳｉｇ
に変換されることとなる。したがって、外部からエラー
発生信号Ｅｒｒが供給されたときに、比較信号Ｃｍｐが
高信号レベルに反転するか否かを観測することにより、
比較器２５が正常に動作をしているか否かを知ることが
できる。

【００７３】

【発明の効果】以上の通り、請求項１に記載の発明によ
れば、信号生成器は、外部から供給されるリセット信号
に基づいて内部のカウンタをリセットし、外部から供給
される第一クロック信号に同期してカウントを行い、カ
ウントに基づいてモジュールを試験するための試験信号
及び当該試験信号に対応する前記モジュールの出力信号
を予測した予測信号を供給する。信号遅延回路は、外部
から供給される第二クロック信号に同期して、モジュー
ルが供給するモジュール信号及び予測信号を所定の時間
遅延させ供給する。比較器は、信号遅延回路から供給さ
れるモジュール信号及び試験信号が一致しているか否か
を判断して比較信号を供給する。その結果、比較器が予
測信号及びモジュール信号を比較した比較信号の信号レ
ベルを観測することによって、モジュールが正常に機能
しているか否かを判断することができる。したがって、
試験回路は、多数の外部入出力端子を必要とすることな
くモジュールの機能試験を行うことが可能となり、実際
の製品としても適してる。

【００７４】請求項２に記載の発明によれば、請求項１
に記載の発明の構成に加え、エラー生成回路は、外部か
ら供給されるエラー発生信号に基づいて、信号遅延回路
から供給されるモジュール信号を予測信号と相違するエ
ラー信号に変換して供給する。

【００７５】その結果、比較器は予測信号及びエラー信
号を比較することとなり、比較の結果、予測信号及びエ
ラー信号が一致していないと判断した比較信号を供給す
る。したがって、外部からエラー発生信号が供給された
ときに、比較器が正常であれば常に予測信号及びエラー
信号が一致していないと判断した比較信号を供給するの
で、比較器が正常に機能しているか否かを容易に知るこ
とができる。

【００７６】請求項３に記載の発明によれば、外部から
供給されるリセット信号に基づいて内部のカウンタがリ
セットされ、外部から供給される第一クロック信号に同
期してカウントを行われ、カウントに基づいてモジュー
ルを試験するための試験信号及び当該試験信号に対応す
るモジュールの出力信号を予測した予測信号が供給され
る。外部から供給される第二クロック信号に同期して、
モジュールが供給するモジュール信号及び予測信号が所
定の時間遅延され供給される。信号遅延回路から供給さ
れるモジュール信号及び試験信号が一致しているか否か
が判断され比較信号が供給される。

【００７７】その結果、比較器が予測信号及びモジュー
ル信号を比較した比較信号の信号レベルを観測すること
によって、モジュールが正常に機能しているか否かを判
断することができる。したがって、試験回路は、多数の
外部入出力端子を必要とすることなくモジュールの機能
試験を行うことが可能となり、実際の製品としても適し
ている。

【００７８】請求項４に記載の発明によれば、少なくと
も比較信号が不一致の状態から次に一致するタイミング
である測定タイミングまで、第二クロック信号の位相が
変化させられ、測定タイミングで、第一クロック信号と
第二クロック信号との位相差が検出される。

【００７９】その結果、試験回路は、モジュールに試験
信号が供給されたタイミングに相当する第一クロック信
号の位相と、モジュールからモジュール信号が供給され
たタイミングに相当する第二クロック信号の位相と、を
比較することとなる。したがって、モジュールの処理時
間に相当する第一クロック信号と第二クロック信号との
実際の位相差を知ることができるので、モジュールの実
際の処理時間を計測することが可能となる。

【００８０】請求項５に記載の発明によれば、外部から
供給されるリセット信号に基づいて内部のカウンタがリ
セットされ、外部から供給される第一クロック信号に同
期してカウントを行われ、カウントに基づいてモジュー
ルを試験するための試験信号及び当該試験信号に対応す
るモジュールの出力信号を予測した予測信号が供給され
る。外部から供給される第二クロック信号に同期して、
モジュールが供給するモジュール信号及び予測信号が所
定の時間遅延され供給される。信号遅延回路から供給さ
れるモジュール信号及び試験信号が一致しているか否か
が判断され比較信号が供給される。外部から供給される
エラー発生信号に基づいて、信号遅延回路から供給され
るモジュール信号が予測信号と相違するエラー信号に変
換され供給される。

【００８１】その結果、比較器は予測信号及びエラー信
号を比較することとなり、比較の結果、予測信号及びエ
ラー信号が一致していないと判断した比較信号を供給す
る。したがって、外部からエラー発生信号が供給された
ときに、比較器が正常であれば常に予測信号及びエラー
信号が一致していないと判断した比較信号を供給するの
で、比較器が正常に機能しているか否かを容易に知るこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例及び第２に実施例を示すビ
ルド・イン・セルフテスト回路の構成図である。

【図３】本発明の第１実施例のタイミング・チャートで
ある。

【図４】本発明の第２実施例のタイミング・チャートで
あり、（ａ）は、予測信号Ｄ−Ｅｘｐｔと、積和器出力
信号Ｄ−Ｍｏｄと、が同期して比較器２５に供給される
場合、（ｂ）は、予測信号Ｄ−Ｅｘｐｔと、積和器出力
信号Ｄ−Ｍｏｄと、が同期せずに比較器２５に供給され
る場合である。

【図５】本発明の第２実施例の積和器２１の処理時間を
説明するタイミングチャートである。

【図６】本発明の第３実施例を示すビルド・イン・セル
フテスト回路の構成図である。

【図７】本発明の第３実施例のタイミングチャートであ
る。

【図８】従来の積和器試験装置の構成図である。

【符号の説明】

１…リセット信号入力端子 ２…第一クロック信号入力端子 ３…第二クロック信号入力端子 ４…エラー信号入力端子 ５…比較器出力端子 ６…信号生成器 ７…モジュール ８…信号遅延回路 ９，２４…エラー生成回路 １０，２５…比較器 １１…リセット信号出力部 １２…第一クロック信号出力部 １３…第二クロック信号出力部 １４…エラー発生信号出力部 １５…比較信号検出部 １６…アドレス信号生成回路 １７…信号生成部 １８…信号反転器 １９，２０，２２，２３…フリップフロップ ２１…積和器 ２６，２７…テスタ Ｒｓｔ…リセット信号 Ｃｌｋ１…第一クロック信号 Ｃｌｋ２…第二クロック信号 Ｅｒｒ…エラー信号 Ｃｍｐ…比較信号 Ｔｅｓｔ…試験信号 Ｅｘｐｔ…予測信号 Ｍｏｄ…モジュール信号 ＥｒＳｉｇ…エラー発生信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路中に構築されたモジュー
   ルを試験する試験回路において、 外部から供給されるリセット信号に基づいて内部のカウ
   ンタをリセットし、外部から供給される第一クロック信
   号に同期してカウントを行い、前記カウントに基づいて
   前記モジュールを試験するための試験信号及び当該試験
   信号に対応する前記モジュールの出力信号を予測した予
   測信号を供給する信号生成器と、 外部から供給される第二クロック信号に同期して、前記
   モジュールが供給するモジュール信号及び前記予測信号
   を所定の時間遅延させ供給する信号遅延回路と、 前記信号遅延回路から供給されるモジュール信号及び試
   験信号が一致しているか否かを判断して比較信号を供給
   する比較器と、 を備えたことを特徴とする試験回路。
2. 【請求項２】 半導体集積回路中に構築されたモジュー
   ルを試験する試験回路において、 外部から供給されるリセット信号に基づいて内部のカウ
   ンタをリセットし、外部から供給される第一クロック信
   号に同期してカウントを行い、前記カウントに基づいて
   前記モジュールを試験するための試験信号及び当該試験
   信号に対応する前記モジュールの出力信号を予測した予
   測信号を供給する信号生成器と、 外部から供給される第二クロック信号に同期して、モジ
   ュールが供給するモジュール信号及び前記予測信号を所
   定の時間遅延させ供給する信号遅延回路と、 前記信号遅延回路から供給される前記モジュール信号及
   び前記予測信号が一致しているか否かを判断して比較信
   号を供給する比較器と、 外部から供給されるエラー発生信号に基づいて、前記信
   号遅延回路から供給される前記モジュール信号を前記予
   測信号と相違するエラー信号に変換して供給するエラー
   生成回路と、 を備えたことを特徴とする試験回路。
3. 【請求項３】 半導体集積回路中に構築されたモジュー
   ルを試験する試験方法において、 外部から供給されるリセット信号に基づいて内部のカウ
   ンタをリセットし、外部から供給される第一クロック信
   号に同期してカウントを行い、前記カウントに基づいて
   前記モジュールを試験するための試験信号及び当該試験
   信号に対応する前記モジュールの出力信号を予測した予
   測信号を供給する工程と、 外部から供給される第二クロック信号に同期して、前記
   モジュールが供給するモジュール信号及び前記予測信号
   を所定の時間遅延させ供給する工程と、 前記信号遅延回路から供給されるモジュール信号及び試
   験信号が一致しているか否かを判断して比較信号を供給
   する工程と、 を備えたことを特徴とする試験方法。
4. 【請求項４】 請求項１記載の試験回路を用いてモジュ
   ールの交流特性試験を行う試験方法において、 少なくとも前記比較信号が不一致の状態から次に一致す
   るタイミングである測定タイミングまで、前記第二クロ
   ック信号の位相を変化させる工程と、 前記測定タイミングで、前記第一クロック信号と前記第
   二クロック信号との位相差を検出する工程と、 を備えたことを特徴とする試験方法。
5. 【請求項５】 半導体集積回路中に構築されたモジュー
   ルを試験する試験回路の試験方法において、 外部から供給されるリセット信号に基づいて内部のカウ
   ンタをリセットし、外部から供給される第一クロック信
   号に同期してカウントを行い、前記カウントに基づいて
   前記モジュールを試験するための試験信号及び当該試験
   信号に基づく前記モジュールの出力信号を予測した予測
   信号を供給する工程と、 外部から供給される第二クロック信号に同期して、モジ
   ュールが供給するモジュール信号及び前記予測信号を所
   定の時間遅延させ供給する工程と、 前記信号遅延回路から供給される前記モジュール信号及
   び前記予測信号が一致しているか否かを判断して比較信
   号を供給する工程と、 外部から供給されるエラー発生信号に基づいて、前記信
   号遅延回路から供給される前記モジュール信号を前記予
   測信号と相違するエラー信号に変換して供給する工程
   と、 を備えたことを特徴とする試験回路の試験方法。