JPH11328995A - メモリ試験装置 - Google Patents

メモリ試験装置

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JPH11328995A
JPH11328995A JP10136974A JP13697498A JPH11328995A JP H11328995 A JPH11328995 A JP H11328995A JP 10136974 A JP10136974 A JP 10136974A JP 13697498 A JP13697498 A JP 13697498A JP H11328995 A JPH11328995 A JP H11328995A
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memory
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Hiroshi Kurosaki
寛 黒▲崎▼
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 被試験メモリがバースト・モードで、かつタ
ブルデータレート方式で動作する場合、１テスト周期で
２つのアドレスをフェイルメモリに印加可能にすると共
にプロクラマの負担を軽減する。 【解決手段】 バーストアドレス生成回路８を設け、被
試験メモリ３がバースト・モードで、かつタブルデータ
レート方式で動作する場合、パターン発生器２より入力
されるファストアドレスに適合して、１テスト周期ごと
に前記と後期で異なる２つのバーストアドレスが対応す
るように全てのバーストアドレスを演算し、その演算し
たバーストアドレスをフェイルメモリ５に与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は被試験メモリがバ
ースト・モードで、かつダブルデータレート方式で動作
する場合に、パターン発生器からファストアドレスのみ
を発生し、そのファストアドレスを用いて、１テスト周
期ごとに前期と後期で異なる２つのバーストアドレスが
対応するように全てのバーストアドレスをハードウェア
で演算してフェイルメモリに供給するようにして、機能
試験を２回に分けて行う必要がなく、またパターン発生
プログラムの作成を容易にしたメモリ試験装置に関す
る。
【０００２】
【従来の技術】従来のメモリ試験装置の概要を図４を参
照して説明する。パターン発生器２から試験パターン信
号Ｓ１が被試験メモリ（ＭＵＴとも言う）３に、期待値
パターン信号Ｓ２が論理比較器４にそれぞれ与えられ
る。またパターン発生器２より、試験パターン信号Ｓ１
及び期待値パターン信号Ｓ２に付加されているアドレス
信号と同じアドレスを指すアドレス信号ＡＤが不良解析
メモリ（フェイルメモリとも言う）５に与えられる。
【０００３】ＭＵＴ３より試験パターン信号Ｓ１に対す
る応答出力Ｓ３が論理比較器４に与えられると、論理比
較器４ではその応答出力Ｓ３と期待値パターン信号Ｓ２
とを比較し、不一致を検出する。そして不一致を検出す
るたびに論理“１”のフェイルデータＦＤをフェイルメ
モリ５に与える。不一致となった応答出力を発生したＭ
ＵＴ３の不良セルのアドレスと同じ内容のアドレス信号
ＡＤがパターン発生器２からフェイルメモリ５に直接与
えられるので、そのアドレスに論理“１”のフェイルデ
ータＦＤが書き込まれる。
【０００４】ところで、順々に転送されるデータの内、
特定の規定によって１単位として扱われる信号データの
固まりをバースト（burst)と呼ぶが、ＭＵＴ３がバース
ト・モードで動作する場合には、パターン発生器２から
試験パターン信号Ｓ１に付加してＭＵＴ３に与えるアド
レスはバースト開始アドレス（ファストアドレスとも言
う）のみであり、それ以降のアドレスはＭＵＴ３の内部
で自動生成される。
【０００５】バースト・モードで動作中のＭＵＴ３の全
てのアドレスのフェイル情報をフェイルメモリ５に取り
込むためには、ファストアドレスのみならず、ＭＵＴ３
の内部で自動生成されているアドレスもパターン発生器
２で生成してフェイルメモリ５に与える必要がある。こ
のため、パターン発生器２への命令となるパターン発生
プログラム（システムコントローラ６のメモリに格納さ
れる）では、ＭＵＴ３を動作させるための実アドレス・
データに加えて、フェイルメモリ５に与えるアドレス・
データも発生するようにプログラムを作成する。
【０００６】いま、一例としてＭＵＴ３がバースト・モ
ードで、かつダブルデータレート方式とし、そのバース
ト長が４アドレスで、ＭＵＴ３の内部で作られるバース
トアドレスが順次ＡＲＤ０，ＡＲＤ１，ＡＲＤ２，ＡＲ
Ｄ３と変化する場合のメモリテスタの要部のタイミング
チャートを図５に示す。Ａはタイミング発生器７よりパ
ターン発生器２に与えるテスト周期信号ＴＩであり、Ｂ
はパターン発生器２よりＭＵＴ３に与えるバースト開始
アドレスであり、Ｃ及びＤはＭＵＴ内部で作られるクロ
ック及びバーストアドレスである。ＭＵＴ３はバースト
開始アドレスＡＤＲ０を取り込むと、以降のバーストア
ドレスＡＤＲ１，ＡＤＲ２，ＡＤＲ３を自身で作成して
いる。内部クロックの立上り及び立下り時点は、各バー
ストアドレスＡＤＲｉの時間幅の丁度真中に一致するよ
うにされている。Ｅはパターン発生器２よりフェイルメ
モリ５に与えるバーストアドレスである。
【０００７】メモリテスタでは１クロック周期が１テス
ト周期に相当する。このためダブルデータレート方式の
ＭＵＴ３のフェイルセル情報をフェイルメモリ５に取り
込む場合、１テスト周期に２つのアドレスをフェイルメ
モリ５に印加するのが望ましい。しかしながら、従来の
メモリテスタでは１テスト周期に１つのアドレスしか発
生できないように構成されているため、図５に示すよう
に測定を２回に分けて行うこととして、パターン発生器
２は１回目の機能試験で各テスト周期ごとに１テスト周
期の前半のバーストアドレスＡＤＲ０，ＡＤＲ２を発生
して、フェイルメモリ５に与え、２回目の機能試験で各
テスト周期ごとに１テスト周期の後半のバーストアドレ
スＡＤＲ１，ＡＤＲ３を発生して、フェイルメモリ５に
与える。このようにして２回の試験でＭＵＴ３の全フェ
イルセル情報を取り込んでいる。
【０００８】
【発明が解決しようとする課題】バースト・モードで、
かつダブルデータレート方式を採用してＭＵＴ３は、１
クロック周期で２つのアドレスを内部的に発生する。こ
のＭＵＴ３のフェイルセル情報をテストシステムのフェ
イルメモリ５に取り込む場合は、ＭＵＴ３の内部動作と
同様に１テスト周期で２つのアドレスをフェイルメモリ
５に印加するのが望ましい。しかしながら、従来のメモ
リテストシステムでは、１テスト周期に１つのアドレス
しかフェイルメモリに印加することができない。このた
め１テスト周期の前半のアドレス発生を行うパターン発
生プログラムと、後半のアドレス発生を行うパターン発
生プログラムを別々に用意し、機能試験を２回に分けて
行うことにより全不良セルの情報をフェイルメモリ５に
取り込んでいた。この方法ではテスト時間が２倍かかり
スループットを低下させる。またプログラムが複雑とな
り、プログラマにとって大変な負担となっている。
【０００９】このような背景から、この発明は１テスト
周期で２つのアドレスをフェイルメモリ５に印加できる
と共に、プログラマにとって負担とならない技術を実現
することを目的としている。
【００１０】
【課題を解決するための手段】（１）請求項１の発明
は、パターン発生器から被試験メモリに試験パターン信
号を与え、被試験メモリの応答出力と前記パターン発生
器から出力される期待値パターンとを論理比較器で比較
し、不一致を検出すると、フェイルメモリの前記不一致
の発生した被試験メモリのアドレスと同じアドレスにフ
ェイルデータが書き込まれるメモリ試験装置に関する。
【００１１】請求項１では特に被試験メモリがバースト
・モードで、かつダブルデータレート方式で動作する場
合、パターン発生器より入力されるファストアドレスを
用いて、１テスト周期ごとに前期と後期で異なる２つの
バーストアドレスが対応するように全てのバーストアド
レスを演算し、その演算したバーストアドレスをフェイ
ルメモリに与えるバーストアドレス生成回路を備えたも
のである。
【００１２】（２）請求項２の発明は、前記（１）にお
いて、バーストアドレス生成回路は被試験メモリがバー
スト・モードで動作するとき前記の演算したバーストア
ドレスを、またバースト・モードで無いとき前記パター
ン発生器より入力されるアドレス信号をそれぞれ切換選
択して前記フェイルメモリに与える第１のマルチプレク
サを備えているものである。
【００１３】（３）請求項３の発明は、前記（１）にお
いて、バーストアドレス生成回路が、ファストアドレス
を保持するアドレス保持回路と、テスト周期信号を２逓
倍して倍速クロックを発生する回路と、その倍速クロッ
クを計数するカウンタと、そのカウンタの出力及びアド
レス保持回路より出力されるファストアドレスから全て
のバーストアドレスを演算する演算器とを具備するもの
である。
【００１４】（４）請求項４の発明では、前記（３）に
おいて、バーストアドレス生成回路は、被試験メモリが
ダブルデータレート方式で動作するとき倍速クロック
を、またタブルデータレート方式で無いときテスト周期
信号をそれぞれ切換選択してカウンタに与える第２のマ
ルチプレクサを備えているものである。 （５） 請求項５の発明は、前記（３）において、カウ
ンタは予めバースト長Ｎに応じて最大カウント数Ｎ−１
が設定され、クロックを計数して０→１→２→…（Ｎ−
１）→０→１…と変化する計数値を出力するようにした
ものである。
【００１５】（６） 請求項６の発明は、前記（３）に
おいて、演算器が加算器より成るものである。
【００１６】
【発明の実施の形態】この発明の実施例を図１に、図４
と対応する部分に同じ符号を付して示し、重複説明を省
略する。この発明では、ＭＵＴ３がバースト・モード
で、かつタブルデータ方式で動作する場合に、パターン
発生器２よりファストアドレスのみを与えられ、そのフ
ァストアドレスに適合して、１テスト周期ごとに前期と
後期で異なる２つのバーストアドレスが対応するように
全てのバーストアドレスを順次演算してフェイルメモリ
５に与えることのできるバーストアドレス生成回路８を
追加している。これによって、１回の機能試験を実行す
れば、全てのアドレスのフェイル情報をフェイルメモリ
に取り込み、テスト時間を従来の１／２に短縮できると
共に、パターン発生器２では従来ＭＵＴ３に与えていた
ファストアドレスのみをアドレス信号ＡＤとしてバース
トアドレス生成回路８に与えればよくなり、パターン発
生プログラムが極めて簡単になる。
【００１７】バーストアドレス生成回路８は、アドレス
保持回路９と、カウンタ１０と、加算器１１と、マルチ
プレクサ１２と、可変遅延回路１３及びオア回路１４と
より成る倍速クロック発生回路１５と、マルチプレクサ
１６とで構成される。可変遅延回路１３に設定する遅延
量は１／２テスト周期である。バースト・モードのＭＵ
Ｔ３を試験する場合は、システムコントローラ６から与
えられるセレクト信号によってマルチプレクサ１２のｂ
〜ｃ間が接続される。またＭＵＴ３がダブルデータレー
ト方式である場合には、同様にしてマルチプレクサ１６
のｂ〜ｃ間が接続される。また、システムコントローラ
６は、カウンタ出力が０→１→２…（Ｎ−１）と変化す
るときの最大カウント数Ｎ−１をバースト長Ｎ（アドレ
ス）に合わせて予めカウンタ１０に設定する。
【００１８】パターン発生器２よりアドレス信号ＡＤと
してバースト開始アドレス（スタートアドレス）ＡＤＲ
０（図２Ａ）が出力され、アドレス保持回路９に書き込
まれる（図２Ｄ）。カウンタ１０は倍速クロック発生回
路１５より与えられるクロックパルス（図２Ｆ）を計数
して、バースト長Ｎ＝４アドレスで、最大カウント数Ｎ
−１が３の場合、つまり２進、２桁の場合に、０→１→
２→３→０→１→２→３→０→１…と変化する計数値を
出力する（図２Ｇ）。この計数出力は加算器（一般には
演算器）１１でアドレス保持回路９より出力されるファ
ストアドレスＡＤＲ０と加算されて、ＡＤＲ０→ＡＤＲ
０＋１→ＡＤＲ０＋２→ＡＤＲ０＋３→ＡＤＲ０→と変
化するバーストアドレスがマルチプレクサ１２を介して
フェイルメモリ５のアドレス入力端子Ａに与えられる
（図２Ｈ）。
【００１９】ＭＵＴ３がバースト・モードで動作するけ
れども、ダブルデータレート方式で無い場合には、マル
チプレクサ１６のａ〜ｃ間が接続され、タイミング発生
器７より与えられるテスト周期信号ＴＩがカウンタ１０
に与えられる。このときのタイミングチャートを図３に
示す。なお、ＭＵＴ３がバースト・モードで無いとき
は、マルチプレクサ１２のａ〜ｃ間が接続され、パター
ン発生器２のアドレス信号ＡＤが従来と同様にフェイル
メモリ５に与えられる。
【００２０】
【発明の効果】 この発明では、ＭＵＴ３がバースト
・モードで、かつダブルデータレート方式で動作する場
合、パターン発生器２より入力されてファストアドレス
に適合して、１テスト周期ごとに２つのバーストアドレ
スが対応するように、全てのバーストアドレスを演算
し、その演算したアドレスをフェイルメモリ５に与える
バーストアドレス生成回路８を追加したので、１回の機
能試験を実行すれば、全てのアドレスのフェイル情報を
フェイルメモリに取り込み、テスト時間を従来の１／２
に短縮できる。
【００２１】 パターン発生器２に対するパターン発
生プログラムでは、バーストアドレス生成回路８に与え
るアドレス信号ＡＤとして従来よりＭＵＴ３に与えてい
たファストアドレスと同じアドレスを与えるようにプロ
グラムを作成すればよいので、従来に比べて大幅に簡単
化できる。 パターン発生器２よりバーストアドレス生成回路８
に与えるファストアドレス以降は、任意のアドレスを発
生するようにして、そのアドレスを例えばＭＵＴ３内の
メモリバンクのプリチャージに使用するなど、種々の応
用が期待できる。
【図面の簡単な説明】
【図１】この発明の実施例を示すブロック図。
【図２】図１のＭＵＴ３がバースト・モードで、かつダ
ブルデータレート方式で動作する場合の要部の信号波形
図。
【図３】図１のＭＵＴ３がバースト・モードで動作する
も、ダブルデータレート方式で無い場合の要部の信号波
形図。
【図４】従来のメモリ試験装置のブロック図。
【図５】図４のＭＵＴ３がバースト・モードで、かつダ
ブルデータレート方式で動作する場合の要部の信号波形
図。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 パターン発生器から被試験メモリに試験
    パターン信号を与え、被試験メモリの応答出力と前記パ
    ターン発生器から出力される期待値パターンとを論理比
    較器で比較し、不一致を検出すると、フェイルメモリの
    前記不一致の発生した被試験メモリのアドレスと同じア
    ドレスにフェイルデータを書き込むメモリ試験装置にお
    いて、 被試験メモリがバースト・モードで、かつダブルデータ
    レート方式で動作する場合、前記パターン発生器より入
    力されるファストアドレスを用いて、１テスト周期ごと
    に前期と後期で異なる２つのバーストアドレスが対応す
    るように全てのバーストアドレスを演算し、その演算し
    たバーストアドレスを前記フェイルメモリに与えるバー
    ストアドレス生成回路を備えたことを特徴とするメモリ
    試験装置。
  2. 【請求項２】 請求項１において、前記バーストアドレ
    ス生成回路は、被試験メモリがバースト・モードで動作
    するとき前記の演算したバーストアドレスを、またバー
    スト・モードで無いとき前記パターン発生器より入力さ
    れるアドレス信号をそれぞれ切換選択して、前記フェイ
    ルメモリに与える第１のマルチプレクサを備えているこ
    とを特徴とするメモリ試験装置。
  3. 【請求項３】 請求項１において、前記バーストアドレ
    ス生成回路が、前記ファストアドレスを保持するアドレ
    ス保持回路と、テスト周期信号を２逓倍して倍速クロッ
    クを発生する回路と、その倍速クロックを計数するカウ
    ンタと、そのカウンタの出力及び前記アドレス保持回路
    より出力されるファストアドレスから全てのバーストア
    ドレスを演算する演算器とを具備することを特徴とする
    メモリ試験装置。
  4. 【請求項４】 請求項３において、前記バーストアドレ
    ス生成回路は、被試験メモリがダブルデータレート方式
    で動作するとき前記の倍速クロックを、またダブルデー
    タレート方式で無いとき前記テスト周期信号をそれぞれ
    切換選択して前記カウンタに与える第２のマルチプレク
    サを備えていることを特徴とするメモリ試験装置。
  5. 【請求項５】 請求項３において、前記カウンタは予め
    バースト長Ｎに応じて最大カウント数Ｎ−１が設定さ
    れ、クロックを計数して０→１→２→…→（Ｎ−１）→
    ０→１…と変化する計数値を出力することを特徴とする
    メモリ試験装置。
  6. 【請求項６】 請求項３において、前記演算器が加算器
    より成ることを特徴とするメモリ試験装置。
JP10136974A 1998-05-19 1998-05-19 メモリ試験装置 Withdrawn JPH11328995A (ja)

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