JPH0875826A - 集積回路テスト用ローカル・クロック発生／分配回路 - Google Patents
集積回路テスト用ローカル・クロック発生／分配回路Info
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- JPH0875826A JPH0875826A JP7206874A JP20687495A JPH0875826A JP H0875826 A JPH0875826 A JP H0875826A JP 7206874 A JP7206874 A JP 7206874A JP 20687495 A JP20687495 A JP 20687495A JP H0875826 A JPH0875826 A JP H0875826A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 駆動対象の特定の回路に適合した走査クロッ
クと機能クロックを１つのシステム・クロックから選択
的に生成して分配する。 【解決の手段】 グローバルに分配されるシステム・ク
ロック２０１は、グローバル制御信号２０３、２０５に
応答するローカル・クロック発生器２０６、２０８、２
１０、２２０、２３０、２３２によって受信され、選択
的にゲートされる。これらのローカル・クロック発生器
は、直列走査経路を有する順次回路２０７、２０９、２
１１、２２１、２３１の付近に位置し、様々なタイミン
グを必要とする順次回路に適合した走査クロック信号と
機能クロック信号を生成する。
クと機能クロックを１つのシステム・クロックから選択
的に生成して分配する。 【解決の手段】 グローバルに分配されるシステム・ク
ロック２０１は、グローバル制御信号２０３、２０５に
応答するローカル・クロック発生器２０６、２０８、２
１０、２２０、２３０、２３２によって受信され、選択
的にゲートされる。これらのローカル・クロック発生器
は、直列走査経路を有する順次回路２０７、２０９、２
１１、２２１、２３１の付近に位置し、様々なタイミン
グを必要とする順次回路に適合した走査クロック信号と
機能クロック信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には集積回
路のテストに関する。より具体的には、本発明は、レベ
ル・センシティブ走査設計（ＬＳＳＤ）テストなどの走
査テストに使用されるクロック方式に関する。
路のテストに関する。より具体的には、本発明は、レベ
ル・センシティブ走査設計（ＬＳＳＤ）テストなどの走
査テストに使用されるクロック方式に関する。
【０００２】
【従来の技術】ＬＳＳＤなどの従来の走査技法では、ラ
ッチやフリップフロップなど、回路の順次部分が切替え
回路を介して直列に接続されて１つのシフト・レジスタ
を形成する。通常動作では、このスイッチが開放されて
いる。回路のテストが必要なときは、スイッチが閉じら
れ、シフト・レジスタが一杯になるまで、所定のテスト
・データがシフト・レジスタに伝播される。次にスイッ
チは再開放され、所定の論理演算が実行される間に順次
回路が通常動作に戻る。最後に、論理演算の結果をシフ
ト・レジスタからクロック出力して予想される結果と比
較するために、スイッチがもう一度閉じられる。
ッチやフリップフロップなど、回路の順次部分が切替え
回路を介して直列に接続されて１つのシフト・レジスタ
を形成する。通常動作では、このスイッチが開放されて
いる。回路のテストが必要なときは、スイッチが閉じら
れ、シフト・レジスタが一杯になるまで、所定のテスト
・データがシフト・レジスタに伝播される。次にスイッ
チは再開放され、所定の論理演算が実行される間に順次
回路が通常動作に戻る。最後に、論理演算の結果をシフ
ト・レジスタからクロック出力して予想される結果と比
較するために、スイッチがもう一度閉じられる。
【０００３】E. J. McCluskeyの論文"A survey of Desi
gn for Testability Techniques"（VLSI Design、１９
８４年１２月）に開示されているように、走査回路用の
クロックの出力方法はいくつかある。McCluskeyが開示
したクロック技法では、走査のためだけに完全に独立し
た１組のクロックを出力し、それを機能クロックととも
にすべてのラッチに経路指定しなければならない。この
技法では、走査サイクルを実行するために、機能クロッ
クと走査クロックの組のオン／オフがチップ・レベルで
切り替えられる。適切なタイミング関係を維持するた
め、これらのクロックはいずれも個別にしかも相互にバ
ランスを保つ必要があり、その結果、回路の複雑さが増
してしまう。このような複雑さがあるため、通常、走査
テストはシステム速度で実行することができない。
gn for Testability Techniques"（VLSI Design、１９
８４年１２月）に開示されているように、走査回路用の
クロックの出力方法はいくつかある。McCluskeyが開示
したクロック技法では、走査のためだけに完全に独立し
た１組のクロックを出力し、それを機能クロックととも
にすべてのラッチに経路指定しなければならない。この
技法では、走査サイクルを実行するために、機能クロッ
クと走査クロックの組のオン／オフがチップ・レベルで
切り替えられる。適切なタイミング関係を維持するた
め、これらのクロックはいずれも個別にしかも相互にバ
ランスを保つ必要があり、その結果、回路の複雑さが増
してしまう。このような複雑さがあるため、通常、走査
テストはシステム速度で実行することができない。
【０００４】オーバーマイヤー（Obermeyer）他に付与
され、"Apparatus for Generation of Scan Control Si
gnals for Initialization and Diagnosis of Circuitr
y ina Computer"という名称の米国特許第４９６１０１
３号に開示されているもう１つの技法では、１組のクロ
ックを使用するが、順次回路に走査データを入力するか
機能データを入力するかを制御信号に応じて選択するた
めに、各ラッチまたはフリップフロップの入力側にマル
チプレクサを設ける必要がある。しかし、オーバーマイ
ヤーの発明ではすべてのラッチにマルチプレクサ制御信
号を分配する必要があり、このようなマルチプレクサの
ために機能データ経路に遅延が発生すると同時に回路面
積の追加が必要になる。
され、"Apparatus for Generation of Scan Control Si
gnals for Initialization and Diagnosis of Circuitr
y ina Computer"という名称の米国特許第４９６１０１
３号に開示されているもう１つの技法では、１組のクロ
ックを使用するが、順次回路に走査データを入力するか
機能データを入力するかを制御信号に応じて選択するた
めに、各ラッチまたはフリップフロップの入力側にマル
チプレクサを設ける必要がある。しかし、オーバーマイ
ヤーの発明ではすべてのラッチにマルチプレクサ制御信
号を分配する必要があり、このようなマルチプレクサの
ために機能データ経路に遅延が発生すると同時に回路面
積の追加が必要になる。
【０００５】スカラ（Scarra）他による"Circuit for t
he Generation of a Scanning clock in an Operationa
l Analysis Device of the Serial Type for an Integr
atedCircuit"という名称の米国特許第５２２０２１７号
では、システム・クロックからマシン・クロックと走査
クロックとを生成するクロック発生器を開示している。
スカラのマシン・クロックは、通常、システム・クロッ
クと一致している。走査クロックが必要な場合、スカラ
の発明では、マシン・クロックをクランプし、走査クロ
ックが制御信号に応答できるようにする。マシン・クロ
ックがクランプされる状態によって、走査クロックがシ
ステム・クロックを反転するか通過させるかが決まる。
he Generation of a Scanning clock in an Operationa
l Analysis Device of the Serial Type for an Integr
atedCircuit"という名称の米国特許第５２２０２１７号
では、システム・クロックからマシン・クロックと走査
クロックとを生成するクロック発生器を開示している。
スカラのマシン・クロックは、通常、システム・クロッ
クと一致している。走査クロックが必要な場合、スカラ
の発明では、マシン・クロックをクランプし、走査クロ
ックが制御信号に応答できるようにする。マシン・クロ
ックがクランプされる状態によって、走査クロックがシ
ステム・クロックを反転するか通過させるかが決まる。
【０００６】スカラのマシン・クロックと走査クロック
との依存関係により、所与の順次回路をテストできるか
どうかが制限される。スカラの発明は、システム・クロ
ックがロー段階のときに変化する出力を有するマスタ／
スレーブ・レジスタをテストするための走査クロックと
機能クロックを生成できる回路を教示しているが、シス
テム・クロックがハイ段階のときに変化する出力を有す
るマスタ／スレーブ・レジスタをテストするための走査
クロックと機能クロックを生成するには修正が必要にな
るはずである。したがって、スカラの回路は、レジスタ
・ファイルのテストには使用できない可能性がある。
との依存関係により、所与の順次回路をテストできるか
どうかが制限される。スカラの発明は、システム・クロ
ックがロー段階のときに変化する出力を有するマスタ／
スレーブ・レジスタをテストするための走査クロックと
機能クロックを生成できる回路を教示しているが、シス
テム・クロックがハイ段階のときに変化する出力を有す
るマスタ／スレーブ・レジスタをテストするための走査
クロックと機能クロックを生成するには修正が必要にな
るはずである。したがって、スカラの回路は、レジスタ
・ファイルのテストには使用できない可能性がある。
【０００７】
【発明が解決しようとする課題】従来技術の技法を使用
すると、回路設計者は、望ましくないトレードオフ相互
のバランスをとらなければならない。そのようなトレー
ドオフの１つは、テスト可能な範囲が狭くなることであ
り、それにより、欠陥チップがテストに合格する危険性
が増す。もう１つのトレードオフは、チップ内に使用さ
れる順次回路の種類が従来技術の方式でテストできるも
のに限定される点であり、それにより、コストが上昇
し、回路速度が低下する可能性がある。同様に、順次回
路に補正用の論理回路を追加することも、コストと面積
の増大および速度の低下の点で望ましくないものであ
る。
すると、回路設計者は、望ましくないトレードオフ相互
のバランスをとらなければならない。そのようなトレー
ドオフの１つは、テスト可能な範囲が狭くなることであ
り、それにより、欠陥チップがテストに合格する危険性
が増す。もう１つのトレードオフは、チップ内に使用さ
れる順次回路の種類が従来技術の方式でテストできるも
のに限定される点であり、それにより、コストが上昇
し、回路速度が低下する可能性がある。同様に、順次回
路に補正用の論理回路を追加することも、コストと面積
の増大および速度の低下の点で望ましくないものであ
る。
【０００８】また、従来技術の中には、米国電気電子学
会（ＩＥＥＥ）が制定し、ジョイント・テスト・アクシ
ョン・グループ（ＪＴＡＧ）１１４９．１と呼ばれる、
バウンダリ・スキャン・テストの規格に適合しないもの
もある。
会（ＩＥＥＥ）が制定し、ジョイント・テスト・アクシ
ョン・グループ（ＪＴＡＧ）１１４９．１と呼ばれる、
バウンダリ・スキャン・テストの規格に適合しないもの
もある。
【０００９】本発明の一目的は、駆動対象の特定の回路
に適合した走査クロックと機能クロックを１つのシステ
ム・クロックから選択的に発生して分配することにあ
る。
に適合した走査クロックと機能クロックを１つのシステ
ム・クロックから選択的に発生して分配することにあ
る。
【００１０】本発明の他の目的は、ＡＣテスト時のスキ
ューを低減することにある。
ューを低減することにある。
【００１１】本発明の他の目的は、電力管理技法と調和
するように走査クロックと機能クロックを生成して分配
することにある。
するように走査クロックと機能クロックを生成して分配
することにある。
【００１２】本発明の他の目的は、少数のデバイスを使
用して走査クロックと機能クロックを生成して分配する
ことにある。
用して走査クロックと機能クロックを生成して分配する
ことにある。
【００１３】
【課題を解決するための手段】本発明によれば、グロー
バルに分配されるシステム・クロックは、グローバル制
御信号に応答するローカル・クロック発生器によって受
信され、選択的にゲートされる。このローカル・クロッ
ク発生器は、直列の走査経路を有する順次回路付近に位
置し、様々なタイミングを必要とする順次回路に適合し
た走査クロック信号と機能クロック信号を生成する。
バルに分配されるシステム・クロックは、グローバル制
御信号に応答するローカル・クロック発生器によって受
信され、選択的にゲートされる。このローカル・クロッ
ク発生器は、直列の走査経路を有する順次回路付近に位
置し、様々なタイミングを必要とする順次回路に適合し
た走査クロック信号と機能クロック信号を生成する。
【００１４】
【発明の実施の形態】図１は、本発明の好ましい実施例
によりクロックされた集積回路のブロック図である。こ
の集積回路は組合せ論理回路２００を含み、その出力は
単一ラッチ２０７、２０９、マスタ／スレーブ・レジス
タ２１１、２２１、レジスタ・ファイル２３１などの様
々な順次回路に格納され、これらの順次回路には走査テ
ストのための直列走査経路が設けられている。この集積
回路用のシステム・クロックＳＹＳＣＬＫ２０１と、制
御信号ＣＯＮＴＲＯＬ１ ２０３およびＣＯＮＴＲＯＬ
２ ２０５は、ローカル・クロック発生器２０６、２０
８、２１０、２２０、２３０、２３２にグローバルに分
配される。これらのローカル・クロック発生器は、それ
が駆動する特定の順次回路付近に位置する。たとえば、
ローカル・クロック発生器２１０は順次回路２１１付近
に位置する。それぞれのローカル・クロック発生器は、
ＳＹＳＣＬＫ２１０を受信し、制御信号２０３、２０５
の一方に応答して、駆動される順次回路のタイプに適合
したクロックを選択的に生成する。たとえば、クロック
発生器２１０は、制御信号ＣＯＮＴＲＯＬ２ ２０５に
応答して走査クロックＡと、機能クロックＡと、スレー
ブ・クロックＡとを生成するが、これらはマスタ／スレ
ーブ・レジスタ２１１向けにカストマイズされたもので
ある。
によりクロックされた集積回路のブロック図である。こ
の集積回路は組合せ論理回路２００を含み、その出力は
単一ラッチ２０７、２０９、マスタ／スレーブ・レジス
タ２１１、２２１、レジスタ・ファイル２３１などの様
々な順次回路に格納され、これらの順次回路には走査テ
ストのための直列走査経路が設けられている。この集積
回路用のシステム・クロックＳＹＳＣＬＫ２０１と、制
御信号ＣＯＮＴＲＯＬ１ ２０３およびＣＯＮＴＲＯＬ
２ ２０５は、ローカル・クロック発生器２０６、２０
８、２１０、２２０、２３０、２３２にグローバルに分
配される。これらのローカル・クロック発生器は、それ
が駆動する特定の順次回路付近に位置する。たとえば、
ローカル・クロック発生器２１０は順次回路２１１付近
に位置する。それぞれのローカル・クロック発生器は、
ＳＹＳＣＬＫ２１０を受信し、制御信号２０３、２０５
の一方に応答して、駆動される順次回路のタイプに適合
したクロックを選択的に生成する。たとえば、クロック
発生器２１０は、制御信号ＣＯＮＴＲＯＬ２ ２０５に
応答して走査クロックＡと、機能クロックＡと、スレー
ブ・クロックＡとを生成するが、これらはマスタ／スレ
ーブ・レジスタ２１１向けにカストマイズされたもので
ある。
【００１５】図２は、タイプＡの単一ラッチすなわちＳ
ＹＳＣＬＫ２０１がロー段階（低レベル相）のときにク
ロックされるラッチのテスト用として好ましい第１のロ
ーカル・クロック発生器２０６を示している。図３は、
ローカル・クロック発生器２０６のタイミング図であ
り、ＳＹＳＣＬＫと、制御信号ＣＯＮＴＲＯＬ２と、タ
イプＡの単一ラッチのテストに使用されるクロック発生
器の出力との関係を示している。図３に示す走査クロッ
クＡと機能クロックＡをそれぞれ生成するための図２の
ゲート１１および２１は、それぞれの出力がクランプ・
トランジスタに結合されたトライステート・バッファで
あることが好ましい。
ＹＳＣＬＫ２０１がロー段階（低レベル相）のときにク
ロックされるラッチのテスト用として好ましい第１のロ
ーカル・クロック発生器２０６を示している。図３は、
ローカル・クロック発生器２０６のタイミング図であ
り、ＳＹＳＣＬＫと、制御信号ＣＯＮＴＲＯＬ２と、タ
イプＡの単一ラッチのテストに使用されるクロック発生
器の出力との関係を示している。図３に示す走査クロッ
クＡと機能クロックＡをそれぞれ生成するための図２の
ゲート１１および２１は、それぞれの出力がクランプ・
トランジスタに結合されたトライステート・バッファで
あることが好ましい。
【００１６】ゲート１１のトライステート・バッファ４
１は、直列に接続された２つのｐチャネル型トランジス
タＭ１およびＭ２と、２つのｎチャネル型トランジスタ
Ｍ３およびＭ４とを含んでいる。Ｍ１のソースは電源Ｖ
ｄｄに接続されている。Ｍ１のドレインはＭ２のソース
に接続されている。Ｍ２のドレインはトライステート・
バッファの出力であるノードＮ１でＭ３のドレインに接
続されている。Ｍ３のソースはＭ４のドレインに接続さ
れている。Ｍ４のソースは接地されている。Ｍ２とＭ３
のゲートは互いに接続され、ＳＹＳＣＬＫが供給され
る。Ｍ１とＭ４のゲートには、相補的な制御信号ＣＯＮ
ＴＲＯＬ２'およびＣＯＮＴＲＯＬ２がそれぞれ供給さ
れる。クランプダウンｎ型トランジスタＭ５のソースは
アースに接続され、ドレインはトランジスタＭ２とＭ３
の共通出力であるノードＮ１に接続されている。制御信
号ＣＯＮＴＲＯＬ２'はＭ５のゲートに接続されてい
る。
１は、直列に接続された２つのｐチャネル型トランジス
タＭ１およびＭ２と、２つのｎチャネル型トランジスタ
Ｍ３およびＭ４とを含んでいる。Ｍ１のソースは電源Ｖ
ｄｄに接続されている。Ｍ１のドレインはＭ２のソース
に接続されている。Ｍ２のドレインはトライステート・
バッファの出力であるノードＮ１でＭ３のドレインに接
続されている。Ｍ３のソースはＭ４のドレインに接続さ
れている。Ｍ４のソースは接地されている。Ｍ２とＭ３
のゲートは互いに接続され、ＳＹＳＣＬＫが供給され
る。Ｍ１とＭ４のゲートには、相補的な制御信号ＣＯＮ
ＴＲＯＬ２'およびＣＯＮＴＲＯＬ２がそれぞれ供給さ
れる。クランプダウンｎ型トランジスタＭ５のソースは
アースに接続され、ドレインはトランジスタＭ２とＭ３
の共通出力であるノードＮ１に接続されている。制御信
号ＣＯＮＴＲＯＬ２'はＭ５のゲートに接続されてい
る。
【００１７】引き続き図２を参照すると、機能クロック
を生成する第２のゲート２１は第１のゲート１１と同様
であるが、相補的制御信号が入れ替えられている。トラ
イステート・バッファ４２は、直列に接続された２つの
ｐ型トランジスタＭ６およびＭ７と、２つのｎ型トラン
ジスタＭ８およびＭ９とを含んでいる。Ｍ６のソースは
電源電圧Ｖｄｄに接続されている。Ｍ６のドレインはＭ
７のソースに接続されている。Ｍ７のドレインはトライ
ステート・バッファの出力であるノードＮ２でＭ８のド
レインに接続されている。Ｍ８のソースはＭ９のドレイ
ンに接続されている。Ｍ９のソースは接地されている。
Ｍ７とＭ８のゲートは互いに接続され、ＳＹＳＣＬＫが
供給される。Ｍ６とＭ９のゲートには、相補的制御信号
ＣＯＮＴＲＯＬ２およびＣＯＮＴＲＯＬ２'がそれぞれ
供給される。クランプダウンｎ型トランジスタＭ１０の
ソースはアースに接続され、ドレインはトランジスタＭ
７とＭ８の共通出力であるノードＮ２に接続されてい
る。Ｍ１０のゲートは制御信号ＣＯＮＴＲＯＬ２に接続
されている。
を生成する第２のゲート２１は第１のゲート１１と同様
であるが、相補的制御信号が入れ替えられている。トラ
イステート・バッファ４２は、直列に接続された２つの
ｐ型トランジスタＭ６およびＭ７と、２つのｎ型トラン
ジスタＭ８およびＭ９とを含んでいる。Ｍ６のソースは
電源電圧Ｖｄｄに接続されている。Ｍ６のドレインはＭ
７のソースに接続されている。Ｍ７のドレインはトライ
ステート・バッファの出力であるノードＮ２でＭ８のド
レインに接続されている。Ｍ８のソースはＭ９のドレイ
ンに接続されている。Ｍ９のソースは接地されている。
Ｍ７とＭ８のゲートは互いに接続され、ＳＹＳＣＬＫが
供給される。Ｍ６とＭ９のゲートには、相補的制御信号
ＣＯＮＴＲＯＬ２およびＣＯＮＴＲＯＬ２'がそれぞれ
供給される。クランプダウンｎ型トランジスタＭ１０の
ソースはアースに接続され、ドレインはトランジスタＭ
７とＭ８の共通出力であるノードＮ２に接続されてい
る。Ｍ１０のゲートは制御信号ＣＯＮＴＲＯＬ２に接続
されている。
【００１８】図２に示すクロック発生器２０６は、タイ
プＡの単一ラッチをテストするために以下のように動作
する。ゲート１１および２１は走査クロックＡと機能ク
ロックＡを生成するように動作するが、これらのクロッ
クは同時に機能することができず、一方が非活動状態
（クランプ状態）のときだけ、もう一方が活動状態にな
る。走査データをラッチにクロックする場合、ＣＯＮＴ
ＲＯＬ２ ２０５がハイになり、トランジスタＭ１およ
びＭ４がともに動作し、それにより、ゲート１１のトラ
イステート・バッファ４１がイネーブルになる。トライ
ステート・バッファ４１は、トランジスタＭ２およびＭ
３によりＳＹＳＣＬＫ２０１を反転して、図３に示すよ
うな走査クロックＡを生成する。この場合、Ｍ５はオフ
になる。同時に、トランジスタＭ６およびＭ９は動作せ
ず、ハイ・インピーダンス状態でゲート２１のトライス
テート・バッファ４２をディスエーブルにする。トライ
ステート・バッファ４２の出力は、トランジスタＭ１０
によってローにクランプされ、図３に示すような非活動
状態の機能クロックＡを生成する。この集積回路が走査
データに作用するようにするために、制御信号ＣＯＮＴ
ＲＯＬ２ ２０５がローになり、トライステート・バッ
ファ４１がローにクランプされて非活動状態の走査クロ
ックＡを生成し、トライステート・バッファ４２がイネ
ーブルになって活動状態の機能クロックＡを生成し、こ
の機能クロックＡが図３に示すようにＳＹＳＣＬＫを反
転する。次に、ＣＯＮＴＲＯＬ２ ２０５をハイ・レベ
ルに戻すことにより、走査クロックＡが発生され、ラッ
チから出力データが走査される。バッファ１２および２
２は、分配前に出力信号をリフレッシュする。
プＡの単一ラッチをテストするために以下のように動作
する。ゲート１１および２１は走査クロックＡと機能ク
ロックＡを生成するように動作するが、これらのクロッ
クは同時に機能することができず、一方が非活動状態
（クランプ状態）のときだけ、もう一方が活動状態にな
る。走査データをラッチにクロックする場合、ＣＯＮＴ
ＲＯＬ２ ２０５がハイになり、トランジスタＭ１およ
びＭ４がともに動作し、それにより、ゲート１１のトラ
イステート・バッファ４１がイネーブルになる。トライ
ステート・バッファ４１は、トランジスタＭ２およびＭ
３によりＳＹＳＣＬＫ２０１を反転して、図３に示すよ
うな走査クロックＡを生成する。この場合、Ｍ５はオフ
になる。同時に、トランジスタＭ６およびＭ９は動作せ
ず、ハイ・インピーダンス状態でゲート２１のトライス
テート・バッファ４２をディスエーブルにする。トライ
ステート・バッファ４２の出力は、トランジスタＭ１０
によってローにクランプされ、図３に示すような非活動
状態の機能クロックＡを生成する。この集積回路が走査
データに作用するようにするために、制御信号ＣＯＮＴ
ＲＯＬ２ ２０５がローになり、トライステート・バッ
ファ４１がローにクランプされて非活動状態の走査クロ
ックＡを生成し、トライステート・バッファ４２がイネ
ーブルになって活動状態の機能クロックＡを生成し、こ
の機能クロックＡが図３に示すようにＳＹＳＣＬＫを反
転する。次に、ＣＯＮＴＲＯＬ２ ２０５をハイ・レベ
ルに戻すことにより、走査クロックＡが発生され、ラッ
チから出力データが走査される。バッファ１２および２
２は、分配前に出力信号をリフレッシュする。
【００１９】図４は、タイプＡのマスタ／スレーブ・レ
ジスタすなわちシステム・クロックがハイ段階のときに
その出力が起動されるマスタ／スレーブ・レジスタのテ
スト用として好ましい第２のローカル・クロック発生器
２１０を示している。ゲート１３および２３は、図２の
ゲート１１および２１と同じ構成になっており、同様に
動作する。このローカル・クロック発生器２１０は、マ
スタ／スレーブ・レジスタのテストに必要なスレーブ・
クロックを生成するための中継ゲート手段３１も含んで
いる。中継ゲート手段３１は、第１のゲート１１のトラ
イステート・バッファと同様に接続され、後ろにインバ
ータ４７が続くトライステート・バッファ４３を含んで
いる。入力信号ＳＹＳＣＬＫが必ずトライステート４３
とインバータ４７との組合せを通過するように、トラン
ジスタＭ１１とＭ１４のゲートはアースとＶｄｄにそれ
ぞれ接続されている。インバータ４７の後ろにはバッフ
ァ３２が続いている。図５は、ローカル・クロック発生
器２１０のタイミング図であり、システム・クロック２
０１と、制御信号ＣＯＮＴＲＯＬ２と、タイプＡのマス
タ／スレーブ・レジスタのテストに使用されるクロック
発生器の出力との関係を示している。走査クロックＡと
機能クロックＡは、タイプＡの単一ラッチ用として図３
に示すものと同じである。図５に示すスレーブ・クロッ
クＡは、中継ゲート手段３１によって生成され、機能ク
ロックＡがクランプされたときに走査クロックＡととも
に機能し、走査クロックＡがクランプされたときに機能
クロックＡとともに機能する。
ジスタすなわちシステム・クロックがハイ段階のときに
その出力が起動されるマスタ／スレーブ・レジスタのテ
スト用として好ましい第２のローカル・クロック発生器
２１０を示している。ゲート１３および２３は、図２の
ゲート１１および２１と同じ構成になっており、同様に
動作する。このローカル・クロック発生器２１０は、マ
スタ／スレーブ・レジスタのテストに必要なスレーブ・
クロックを生成するための中継ゲート手段３１も含んで
いる。中継ゲート手段３１は、第１のゲート１１のトラ
イステート・バッファと同様に接続され、後ろにインバ
ータ４７が続くトライステート・バッファ４３を含んで
いる。入力信号ＳＹＳＣＬＫが必ずトライステート４３
とインバータ４７との組合せを通過するように、トラン
ジスタＭ１１とＭ１４のゲートはアースとＶｄｄにそれ
ぞれ接続されている。インバータ４７の後ろにはバッフ
ァ３２が続いている。図５は、ローカル・クロック発生
器２１０のタイミング図であり、システム・クロック２
０１と、制御信号ＣＯＮＴＲＯＬ２と、タイプＡのマス
タ／スレーブ・レジスタのテストに使用されるクロック
発生器の出力との関係を示している。走査クロックＡと
機能クロックＡは、タイプＡの単一ラッチ用として図３
に示すものと同じである。図５に示すスレーブ・クロッ
クＡは、中継ゲート手段３１によって生成され、機能ク
ロックＡがクランプされたときに走査クロックＡととも
に機能し、走査クロックＡがクランプされたときに機能
クロックＡとともに機能する。
【００２０】図６は、タイプＢの単一ラッチすなわちＳ
ＹＳＣＬＫ２０１がハイ段階のときにクロックされる単
一ラッチのテスト用として好ましい第３のローカル・ク
ロック発生器２０８を示している。図６は、ローカル・
クロック発生器２０８のタイミング図であり、システム
・クロック２０１と、制御信号ＣＯＮＴＲＯＬ１と、タ
イプＢの単一ラッチのテストに使用されるクロック発生
器の出力との関係を示している。図７に示す走査クロッ
クＢと機能クロックＢをそれぞれ生成するための図６の
ゲート１１１および１２１は、後ろにクランプ・トラン
ジスタとインバータが続くトライステート・バッファで
あることが好ましい。
ＹＳＣＬＫ２０１がハイ段階のときにクロックされる単
一ラッチのテスト用として好ましい第３のローカル・ク
ロック発生器２０８を示している。図６は、ローカル・
クロック発生器２０８のタイミング図であり、システム
・クロック２０１と、制御信号ＣＯＮＴＲＯＬ１と、タ
イプＢの単一ラッチのテストに使用されるクロック発生
器の出力との関係を示している。図７に示す走査クロッ
クＢと機能クロックＢをそれぞれ生成するための図６の
ゲート１１１および１２１は、後ろにクランプ・トラン
ジスタとインバータが続くトライステート・バッファで
あることが好ましい。
【００２１】ゲート１１１のトライステート・バッファ
１４４は、直列に接続された２つのｐ型トランジスタＭ
１５およびＭ１６と、２つのｎ型トランジスタＭ１７お
よびＭ１８とを含んでいる。Ｍ１５のソースは電源電圧
Ｖｄｄに接続されている。Ｍ１５のドレインはＭ１６の
ソースに接続されている。Ｍ１６のドレインはトライス
テート・バッファ１４４の出力であるノードＮ４でＭ１
７のドレインに接続されている。Ｍ１７のソースはＭ１
８のドレインに接続されている。Ｍ１６とＭ１７のゲー
トは互いに接続され、ＳＹＳＣＬＫが供給される。Ｍ１
８のソースは接地されている。Ｍ１５とＭ１８のゲート
には、相補的制御信号ＣＯＮＴＲＯＬ１'およびＣＯＮ
ＴＲＯＬ１がそれぞれ供給される。クランプアップｐ型
トランジスタＭ１９のソースは電源Ｖｄｄに接続され、
ドレインはトランジスタＭ１６とＭ１７の共通出力であ
るノードＮ４とインバータ１４７への入力に接続されて
いる。制御信号ＣＯＮＴＲＯＬ１はＭ１９のゲートに接
続されている。
１４４は、直列に接続された２つのｐ型トランジスタＭ
１５およびＭ１６と、２つのｎ型トランジスタＭ１７お
よびＭ１８とを含んでいる。Ｍ１５のソースは電源電圧
Ｖｄｄに接続されている。Ｍ１５のドレインはＭ１６の
ソースに接続されている。Ｍ１６のドレインはトライス
テート・バッファ１４４の出力であるノードＮ４でＭ１
７のドレインに接続されている。Ｍ１７のソースはＭ１
８のドレインに接続されている。Ｍ１６とＭ１７のゲー
トは互いに接続され、ＳＹＳＣＬＫが供給される。Ｍ１
８のソースは接地されている。Ｍ１５とＭ１８のゲート
には、相補的制御信号ＣＯＮＴＲＯＬ１'およびＣＯＮ
ＴＲＯＬ１がそれぞれ供給される。クランプアップｐ型
トランジスタＭ１９のソースは電源Ｖｄｄに接続され、
ドレインはトランジスタＭ１６とＭ１７の共通出力であ
るノードＮ４とインバータ１４７への入力に接続されて
いる。制御信号ＣＯＮＴＲＯＬ１はＭ１９のゲートに接
続されている。
【００２２】第３のローカル・クロック発生器の場合、
機能クロックを生成する第２のゲート１２１は第１のゲ
ート１１１と同じ構成要素配置になっているが、相補的
制御信号が入れ替えられている。トライステート・バッ
ファ１４５は、直列に接続された２つのｐ型トランジス
タＭ２０およびＭ２１と、２つのｎ型トランジスタＭ２
２およびＭ２３とを含んでいる。Ｍ２０のソースは電源
電圧Ｖｄｄに接続されている。Ｍ２０のドレインはＭ２
１のソースに接続されている。Ｍ２１のドレインはトラ
イステート・バッファ１４５の出力であるノードＮ５で
Ｍ２２のドレインに接続されている。Ｍ２２のソースは
Ｍ２３のドレインに接続されている。Ｍ２３のソースは
接地されている。Ｍ２１とＭ２２のゲートは互いに接続
され、ＳＹＳＣＬＫが供給される。Ｍ２０とＭ２３のゲ
ートには、制御信号ＣＯＮＴＲＯＬ１およびＣＯＮＴＲ
ＯＬ１'がそれぞれ供給される。クランプアップｐ型ト
ランジスタＭ２４のソースは電源電圧Ｖｄｄに接続さ
れ、ドレインはトランジスタＭ２１とＭ２２の共通出力
であるノードＮ５とインバータ１４８への入力に接続さ
れている。Ｍ２４のゲートには制御信号ＣＯＮＴＲＯＬ
１'が接続されている。
機能クロックを生成する第２のゲート１２１は第１のゲ
ート１１１と同じ構成要素配置になっているが、相補的
制御信号が入れ替えられている。トライステート・バッ
ファ１４５は、直列に接続された２つのｐ型トランジス
タＭ２０およびＭ２１と、２つのｎ型トランジスタＭ２
２およびＭ２３とを含んでいる。Ｍ２０のソースは電源
電圧Ｖｄｄに接続されている。Ｍ２０のドレインはＭ２
１のソースに接続されている。Ｍ２１のドレインはトラ
イステート・バッファ１４５の出力であるノードＮ５で
Ｍ２２のドレインに接続されている。Ｍ２２のソースは
Ｍ２３のドレインに接続されている。Ｍ２３のソースは
接地されている。Ｍ２１とＭ２２のゲートは互いに接続
され、ＳＹＳＣＬＫが供給される。Ｍ２０とＭ２３のゲ
ートには、制御信号ＣＯＮＴＲＯＬ１およびＣＯＮＴＲ
ＯＬ１'がそれぞれ供給される。クランプアップｐ型ト
ランジスタＭ２４のソースは電源電圧Ｖｄｄに接続さ
れ、ドレインはトランジスタＭ２１とＭ２２の共通出力
であるノードＮ５とインバータ１４８への入力に接続さ
れている。Ｍ２４のゲートには制御信号ＣＯＮＴＲＯＬ
１'が接続されている。
【００２３】図６に示すクロック発生器２０８は、タイ
プＢの単一ラッチをテストするために以下のように動作
する。ゲート１１１および１２１は走査クロックＢと機
能クロックＢを生成するように動作するが、これらのク
ロックは同時に機能することができず、一方が非活動状
態（クランプ状態）のときだけ、もう一方が活動状態に
なる。走査データをラッチにクロックする場合、ＣＯＮ
ＴＲＯＬ１ ２０３がハイになり、トランジスタＭ１５
およびＭ１８がともに動作し、それにより、ゲート１１
１のトライステート・バッファ１４４がイネーブルにな
る。トライステート・バッファ１４４とインバータ１４
７は、ＳＹＳＣＬＫ２０１を通過させて、図７に示すよ
うな走査クロックＢを生成する。この場合、Ｍ１９はオ
フになる。同時に、トランジスタＭ２０およびＭ２３は
動作せず、ハイ・インピーダンス状態でゲート１２１の
トライステート・バッファ１４５をディスエーブルにす
る。トライステート・バッファ１４５の出力は、トラン
ジスタＭ２４によってハイにクランプされ、インバータ
１４８によって反転されて、図７に示すような非活動状
態の機能クロックＢを生成する。この集積回路が走査デ
ータに作用するようにするために、制御信号ＣＯＮＴＲ
ＯＬ１ ２０３がローになり、トライステート・バッフ
ァ１４４がローにクランプされて非活動状態の走査クロ
ックＢを生成し、トライステート・バッファ１４５がイ
ネーブルになって活動状態の機能クロックＢを生成し、
この機能クロックＢが図７に示すようにＳＹＳＣＬＫを
通過させる。次に、ＣＯＮＴＲＯＬ１ ２０３をハイ・
レベルに戻すことにより、走査クロックＢが発生されて
ラッチから出力データが走査される。バッファ１１２お
よび１２２は、分配前に出力クロック信号をリフレッシ
ュする。
プＢの単一ラッチをテストするために以下のように動作
する。ゲート１１１および１２１は走査クロックＢと機
能クロックＢを生成するように動作するが、これらのク
ロックは同時に機能することができず、一方が非活動状
態（クランプ状態）のときだけ、もう一方が活動状態に
なる。走査データをラッチにクロックする場合、ＣＯＮ
ＴＲＯＬ１ ２０３がハイになり、トランジスタＭ１５
およびＭ１８がともに動作し、それにより、ゲート１１
１のトライステート・バッファ１４４がイネーブルにな
る。トライステート・バッファ１４４とインバータ１４
７は、ＳＹＳＣＬＫ２０１を通過させて、図７に示すよ
うな走査クロックＢを生成する。この場合、Ｍ１９はオ
フになる。同時に、トランジスタＭ２０およびＭ２３は
動作せず、ハイ・インピーダンス状態でゲート１２１の
トライステート・バッファ１４５をディスエーブルにす
る。トライステート・バッファ１４５の出力は、トラン
ジスタＭ２４によってハイにクランプされ、インバータ
１４８によって反転されて、図７に示すような非活動状
態の機能クロックＢを生成する。この集積回路が走査デ
ータに作用するようにするために、制御信号ＣＯＮＴＲ
ＯＬ１ ２０３がローになり、トライステート・バッフ
ァ１４４がローにクランプされて非活動状態の走査クロ
ックＢを生成し、トライステート・バッファ１４５がイ
ネーブルになって活動状態の機能クロックＢを生成し、
この機能クロックＢが図７に示すようにＳＹＳＣＬＫを
通過させる。次に、ＣＯＮＴＲＯＬ１ ２０３をハイ・
レベルに戻すことにより、走査クロックＢが発生されて
ラッチから出力データが走査される。バッファ１１２お
よび１２２は、分配前に出力クロック信号をリフレッシ
ュする。
【００２４】図８は、タイプＢのマスタ／スレーブ・レ
ジスタすなわちシステム・クロックがロー段階のときに
その出力が起動されるマスタ／スレーブ・レジスタのテ
スト用として好ましい第４のローカル・クロック発生器
２２０を示している。ゲート１１３および１２３は、図
６のゲート１１１および１２１と同じ構成になってお
り、同様に動作する。この第４のローカル・クロック発
生器２２０は、マスタ／スレーブ・レジスタのテストに
必要なスレーブ・クロックＢを生成するための中継ゲー
ト手段１３１も含んでいる。中継ゲート手段１３１は、
ローカル・クロック発生器２１０用の図４の中継ゲート
手段３１と同様に接続され、バッファ１３２によってリ
フレッシュされるトライステート・バッファであるが、
このトライステートの後ろにはインバータが続いていな
い。トランジスタＭ２５、Ｍ２６、Ｍ２７、Ｍ２８の接
続はＭ１１、Ｍ１２、Ｍ１３、Ｍ１４の接続と相関して
いる。中継ゲート手段１３１の出力はＳＹＳＣＬＫの反
転信号である。図９は、ローカル・クロック発生器２２
０のタイミング図であり、システム・クロックと、制御
信号ＣＯＮＴＲＯＬ１と、タイプＢのマスタ／スレーブ
・レジスタのテストに使用されるクロック発生器の出力
との関係を示している。走査クロックＢと機能クロック
Ｂは、タイプＢの単一ラッチ用として図７に示すものと
同じである。図９に示すスレーブ・クロックＢは、中継
ゲート手段１３１によって生成され、機能クロックＢが
クランプされたときに走査クロックＢとともに機能し、
走査クロックＢがクランプされたときに機能クロックＢ
とともに機能する。
ジスタすなわちシステム・クロックがロー段階のときに
その出力が起動されるマスタ／スレーブ・レジスタのテ
スト用として好ましい第４のローカル・クロック発生器
２２０を示している。ゲート１１３および１２３は、図
６のゲート１１１および１２１と同じ構成になってお
り、同様に動作する。この第４のローカル・クロック発
生器２２０は、マスタ／スレーブ・レジスタのテストに
必要なスレーブ・クロックＢを生成するための中継ゲー
ト手段１３１も含んでいる。中継ゲート手段１３１は、
ローカル・クロック発生器２１０用の図４の中継ゲート
手段３１と同様に接続され、バッファ１３２によってリ
フレッシュされるトライステート・バッファであるが、
このトライステートの後ろにはインバータが続いていな
い。トランジスタＭ２５、Ｍ２６、Ｍ２７、Ｍ２８の接
続はＭ１１、Ｍ１２、Ｍ１３、Ｍ１４の接続と相関して
いる。中継ゲート手段１３１の出力はＳＹＳＣＬＫの反
転信号である。図９は、ローカル・クロック発生器２２
０のタイミング図であり、システム・クロックと、制御
信号ＣＯＮＴＲＯＬ１と、タイプＢのマスタ／スレーブ
・レジスタのテストに使用されるクロック発生器の出力
との関係を示している。走査クロックＢと機能クロック
Ｂは、タイプＢの単一ラッチ用として図７に示すものと
同じである。図９に示すスレーブ・クロックＢは、中継
ゲート手段１３１によって生成され、機能クロックＢが
クランプされたときに走査クロックＢとともに機能し、
走査クロックＢがクランプされたときに機能クロックＢ
とともに機能する。
【００２５】図１０は、レジスタ・ファイル２３１のテ
スト用として好ましい第５および第６のローカル・クロ
ック発生器２３０および２３２を示している。レジスタ
・ファイル２３１は、図１２にその一部分が示されてい
るが、レジスタ１のラッチＣ１の出力Ｑとレジスタ２の
ラッチＣ２の走査データ入力Ｓｄとの間の接続など、同
一ビット順序を有する隣接する単一ラッチ間に接続され
た垂直走査経路を有する。ここで図１０を参照すると、
クロック発生器２３０のゲート５１、５２と、クロック
発生器２３２のゲート５３、５４は、前述のローカル・
クロック発生器について述べた同様のゲートと同じよう
に動作する。走査クロックＳＣＡＮＣＫＢおよびＳＣＡ
ＮＣＫＡは、グローバル制御信号ＣＯＮＴＲＯＬ１およ
びＣＯＮＴＲＯＬ２によってゲートされ、図１１のタイ
ミング図に示すように同相ではないので、システム・ク
ロックの第１の段階（相）で一方のレジスタに書き込ま
れるデータは、走査時に、システム・クロックの第２の
段階（相）で走査経路内の次のレジスタの同一順序ビッ
トに伝播される。機能クロック（レジスタ１の場合はＷ
１）は、ローカルに生成された制御信号ＣＯＮＴＲＯＬ
Ｗ１によってゲートされる。この制御信号ＣＯＮＴＲＯ
ＬＷ１は、図１に示すように、グローバル制御信号ＣＯ
ＮＴＲＯＬ１ ２０３とレジスタ１イネーブル信号との
論理結合である。同様に、機能クロックＷ２は、ローカ
ルに生成された制御信号ＣＯＮＴＲＯＬＷ２によってゲ
ートされる。この制御信号ＣＯＮＴＲＯＬＷ２は、グロ
ーバル制御信号ＣＯＮＴＲＯＬ１ ２０３とレジスタ２
イネーブル信号との論理結合である。図１１のタイミン
グ図に示すように、Ｗ１とＷ２はＳＹＳＣＬＫと同相で
あるが、一方のレジスタに選択的に書き込むことが必要
になる場合があるので、それぞれのタイミング・エッジ
は必ずしも互いに一致していない。この方式では、図１
２に示すように、走査および通常動作のために、１つの
走査信号すなわちＳＣＡＮＣＫＡまたはＳＣＡＮＣＫＢ
と、１つの機能信号ＷＮとがレジスタ・ファイルの各レ
ジスタに供給される。
スト用として好ましい第５および第６のローカル・クロ
ック発生器２３０および２３２を示している。レジスタ
・ファイル２３１は、図１２にその一部分が示されてい
るが、レジスタ１のラッチＣ１の出力Ｑとレジスタ２の
ラッチＣ２の走査データ入力Ｓｄとの間の接続など、同
一ビット順序を有する隣接する単一ラッチ間に接続され
た垂直走査経路を有する。ここで図１０を参照すると、
クロック発生器２３０のゲート５１、５２と、クロック
発生器２３２のゲート５３、５４は、前述のローカル・
クロック発生器について述べた同様のゲートと同じよう
に動作する。走査クロックＳＣＡＮＣＫＢおよびＳＣＡ
ＮＣＫＡは、グローバル制御信号ＣＯＮＴＲＯＬ１およ
びＣＯＮＴＲＯＬ２によってゲートされ、図１１のタイ
ミング図に示すように同相ではないので、システム・ク
ロックの第１の段階（相）で一方のレジスタに書き込ま
れるデータは、走査時に、システム・クロックの第２の
段階（相）で走査経路内の次のレジスタの同一順序ビッ
トに伝播される。機能クロック（レジスタ１の場合はＷ
１）は、ローカルに生成された制御信号ＣＯＮＴＲＯＬ
Ｗ１によってゲートされる。この制御信号ＣＯＮＴＲＯ
ＬＷ１は、図１に示すように、グローバル制御信号ＣＯ
ＮＴＲＯＬ１ ２０３とレジスタ１イネーブル信号との
論理結合である。同様に、機能クロックＷ２は、ローカ
ルに生成された制御信号ＣＯＮＴＲＯＬＷ２によってゲ
ートされる。この制御信号ＣＯＮＴＲＯＬＷ２は、グロ
ーバル制御信号ＣＯＮＴＲＯＬ１ ２０３とレジスタ２
イネーブル信号との論理結合である。図１１のタイミン
グ図に示すように、Ｗ１とＷ２はＳＹＳＣＬＫと同相で
あるが、一方のレジスタに選択的に書き込むことが必要
になる場合があるので、それぞれのタイミング・エッジ
は必ずしも互いに一致していない。この方式では、図１
２に示すように、走査および通常動作のために、１つの
走査信号すなわちＳＣＡＮＣＫＡまたはＳＣＡＮＣＫＢ
と、１つの機能信号ＷＮとがレジスタ・ファイルの各レ
ジスタに供給される。
【００２６】本発明は、ＩＥＥＥ ＪＴＡＧ １１４
９．１のバウンダリ・スキャン・テスト規格に準拠して
構成することができる。このＪＴＡＧ規格では、規格に
よって定義されているＪＴＡＧ状態マシンの状態は入力
クロックの立上りで変化しなければならないと規定され
ている。上記の説明で開示したクロック発生器は、入力
クロックの立上りエッジで制御信号ＣＯＮＴＲＯＬ１
２０３とＣＯＮＴＲＯＬ２ ２０５が起動されたときに
適切に応答する。
９．１のバウンダリ・スキャン・テスト規格に準拠して
構成することができる。このＪＴＡＧ規格では、規格に
よって定義されているＪＴＡＧ状態マシンの状態は入力
クロックの立上りで変化しなければならないと規定され
ている。上記の説明で開示したクロック発生器は、入力
クロックの立上りエッジで制御信号ＣＯＮＴＲＯＬ１
２０３とＣＯＮＴＲＯＬ２ ２０５が起動されたときに
適切に応答する。
【００２７】本発明には、電力管理技法と適合するとい
う追加を有する。一方のグローバル制御信号と適切なレ
ジスタ・イネーブル信号との適切な論理結合を用いて機
能クロックとスレーブ・クロックの両方をゲートするこ
とにより、機能クロックとスレーブ・クロックは走査動
作中に前記のように動作するが、該当レジスタがイネー
ブルにならない限り、機能動作中は伝播されず、それに
より、電力消費量が削減される。
う追加を有する。一方のグローバル制御信号と適切なレ
ジスタ・イネーブル信号との適切な論理結合を用いて機
能クロックとスレーブ・クロックの両方をゲートするこ
とにより、機能クロックとスレーブ・クロックは走査動
作中に前記のように動作するが、該当レジスタがイネー
ブルにならない限り、機能動作中は伝播されず、それに
より、電力消費量が削減される。
【００２８】同等のＮＡＮＤ／ＮＯＲ回路またはパスゲ
ート回路を使用して、ローカル・クロック発生器の同様
の挙動を得ることができるが、トライステート・バッフ
ァは好ましいロード特性と好ましいスキュー特性の両方
を備えているため、トライステート・バッファの方が好
ましい。パスゲートと異なり、トライステート・バッフ
ァは、その論理状態とは無関係に一定の容量性負荷をシ
ステム・クロック信号に提示し、クロック・ネットワー
クの設計を簡略化する。また、トライステート・バッフ
ァは走査クロックと機能クロックとのスキューを最小限
にするのにも役立ち、走査動作中または通常動作中に正
しく機能するようにシステム・クロックの速度を低下さ
せる必要がなくなる。これは、一般にＮＡＮＤ／ＮＯＲ
の実施態様では分担できない利点である。たとえば、上
記の第１のクロック発生器では、走査クロックと機能ク
ロックで同数のゲート遅延が発生するが、第３のクロッ
ク発生器では、走査クロックと機能クロックに比べ、ス
レーブ・クロックで発生するゲート遅延の方が１つ多く
なる。この欠点を補うための調整は、デバイスの適切な
サイズ調整によって容易に行うことができる。
ート回路を使用して、ローカル・クロック発生器の同様
の挙動を得ることができるが、トライステート・バッフ
ァは好ましいロード特性と好ましいスキュー特性の両方
を備えているため、トライステート・バッファの方が好
ましい。パスゲートと異なり、トライステート・バッフ
ァは、その論理状態とは無関係に一定の容量性負荷をシ
ステム・クロック信号に提示し、クロック・ネットワー
クの設計を簡略化する。また、トライステート・バッフ
ァは走査クロックと機能クロックとのスキューを最小限
にするのにも役立ち、走査動作中または通常動作中に正
しく機能するようにシステム・クロックの速度を低下さ
せる必要がなくなる。これは、一般にＮＡＮＤ／ＮＯＲ
の実施態様では分担できない利点である。たとえば、上
記の第１のクロック発生器では、走査クロックと機能ク
ロックで同数のゲート遅延が発生するが、第３のクロッ
ク発生器では、走査クロックと機能クロックに比べ、ス
レーブ・クロックで発生するゲート遅延の方が１つ多く
なる。この欠点を補うための調整は、デバイスの適切な
サイズ調整によって容易に行うことができる。
【図１】本発明の好ましい実施例によりクロックされた
集積回路のブロック図である。
集積回路のブロック図である。
【図２】タイプＡの単一ラッチに適合したローカル・ク
ロック発生器用の好ましい実施例の概略図である。
ロック発生器用の好ましい実施例の概略図である。
【図３】図２のローカル・クロック発生器のタイミング
図である。
図である。
【図４】タイプＡのマスタ／スレーブ・レジスタに適合
したローカル・クロック発生器用の好ましい実施例の概
略図である。
したローカル・クロック発生器用の好ましい実施例の概
略図である。
【図５】図４のローカル・クロック発生器のタイミング
図である。
図である。
【図６】タイプＢの単一ラッチに適合したローカル・ク
ロック発生器用の好ましい実施例の概略図である。
ロック発生器用の好ましい実施例の概略図である。
【図７】図６のローカル・クロック発生器のタイミング
図である。
図である。
【図８】タイプＢのマスタ／スレーブ・レジスタに適合
したローカル・クロック発生器用の好ましい実施例の概
略図である。
したローカル・クロック発生器用の好ましい実施例の概
略図である。
【図９】図８のローカル・クロック発生器のタイミング
図である。
図である。
【図１０】レジスタ・ファイルに適合したローカル・ク
ロック発生器の概略図である。
ロック発生器の概略図である。
【図１１】図１０のローカル・クロック発生器のタイミ
ング図である。
ング図である。
【図１２】垂直走査経路を有するレジスタ・ファイルの
一部の概略図である。
一部の概略図である。
【符号の説明】 ２００ 組合せ論理回路 ２０１ システム・クロックＳＹＳＣＬＫ ２０３ 制御信号ＣＯＮＴＲＯＬ１ ２０５ 制御信号ＣＯＮＴＲＯＬ２ ２０６ クロック発生器 ２０７ ラッチ タイプＡ ２０８ クロック発生器 ２０９ ラッチ タイプＢ ２１０ クロック発生器 ２１１ マスタ／スレーブ・レジスタ タイプＡ ２２０ クロック発生器 ２２１ マスタ／スレーブ・レジスタ タイプＢ ２３０ クロック発生器 ２３１ レジスタ・ファイル ２３２ クロック発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ウォール アメリカ合衆国05495 バーモント州ウィ リストン ハート・サークル ９
Claims (9)
- 【請求項１】走査経路が形成される複数の順次回路を有
する集積回路を走査テストするための複数のローカル・
クロックを１つのシステム・クロックから選択的に生成
して分配する回路において、 第１の順次回路付近に位置し、第１の制御信号に応答し
て前記システム・クロックを受信して選択的にゲート
し、前記第１の順次回路に適合した走査クロックと機能
クロックとを前記第１の順次回路に与える第１のローカ
ル・クロック発生器と、 第２の順次回路付近に位置し、第２の制御信号に応答し
て前記システム・クロックを受信して選択的にゲート
し、前記第２の順次回路に適合した機能クロックと走査
クロックとを前記第２の順次回路に与える第２のローカ
ル・クロック発生器とを含む回路。 - 【請求項２】前記第１のクロック発生器が、 前記システム・クロックを受信し、第１の制御信号に応
答して活動状態とクランプ状態とを交互に繰り返す走査
クロックを生成し、活動状態のときは前記システム・ク
ロックを反転する出力を生じ、クランプ状態のときは固
定した出力を生じる第１のゲートと、 前記システム・クロックを受信し、第１の制御信号の補
信号に応答してクランプ状態と活動状態とを交互に繰り
返す機能クロックを生成し、活動状態のときは、前記シ
ステム・クロックを反転する出力を生じ、クランプ状態
のときは固定した出力を生じる第２のゲートとを含み、 機能クロックが活動状態のときに走査クロックがクラン
プされ、走査クロックが活動状態のときに機能クロック
がクランプされることを特徴とする、請求項１に記載の
回路。 - 【請求項３】前記第１および第２のゲートがそれぞれ、
クランプ・トランジスタに結合された出力を有するトラ
イステート・バッファを含むことを特徴とする、請求項
２に記載の回路。 - 【請求項４】前記システム・クロックを連続的に通過さ
せ、スレーブ・クロックを生成する手段をさらに含むこ
とを特徴とする、請求項２に記載の回路。 - 【請求項５】前記第１および第２のゲートがそれぞれ、
クランプ・トランジスタに結合された出力を有するトラ
イステート・バッファを含み、 前記システム・クロックを連続的に通過させる手段が、
イネーブル状態に固定されたトライステート・バッファ
を含むことを特徴とする、請求項４に記載の回路。 - 【請求項６】前記第２のクロック発生器が、 前記システム・クロックを受信し、第２の制御信号に応
答して活動状態とクランプ状態とを交互に繰り返す走査
クロックを生成し、活動状態のときは前記システム・ク
ロックを通過させる出力を生じ、クランプ状態のときは
固定した出力を生じる第１のゲートと、 前記システム・クロックを受信し、第２の制御信号の補
信号に応答してクランプ状態と活動状態とを交互に繰り
返す機能クロックを生成し、活動状態のときは前記シス
テム・クロックを通過させる出力を生じ、クランプ状態
のときは固定した出力を生じる第２のゲートとを含み、 機能クロックが活動状態のときに走査クロックがクラン
プされ、走査クロックが活動状態のときに機能クロック
がクランプされることを特徴とする、請求項１または２
に記載の回路。 - 【請求項７】前記第１および第２のゲートがそれぞれ、
クランプ・トランジスタに結合された出力を有するトラ
イステート・バッファを含むことを特徴とする、請求項
６に記載の回路。 - 【請求項８】前記システム・クロックを連続的に反転
し、スレーブ・クロックを生成する手段をさらに含むこ
とを特徴とする、請求項６に記載の回路。 - 【請求項９】前記第１および第２のゲートがそれぞれ、
クランプ・トランジスタに結合された出力を有するトラ
イステート・バッファを含み、 システム・クロックを連続的に反転する手段が、イネー
ブル状態に固定されたトライステート・バッファを含む
ことを特徴とする、請求項８に記載の回路。
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|---|---|---|---|
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