JPH087593A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 バーンイン不良をも救済可能とし、救済率を
向上させることにより歩留りを向上させ、製造コストを
低く抑える。 【構成】 ウエハープロセスで生じた正規メモリセルア
レイ中の不良メモリセルを機能上置換するための第一の
冗長手段と、バーンインテスト中に生じた正規メモリセ
ルアレイ中の不良メモリセルを機能上置換するための第
二の冗長手段とを備え、ウエハープロセス後に第一の冗
長手段を用いて１回目のレーザートリミングを行い、そ
の後のバーンインテストの後に第二の冗長手段を用いて
２回目のレーザートリミングを行う。 【効果】 バーンイン不良をも救済可能となり、救済率
向上にともない加工および材料費の無駄がなくなり、製
造コストを低く抑えることが出来る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は冗長機能を有する半導体
集積回路装置に関し、特に、バーンインテスト後に、冗
長機能により、バーンインテスト不良ビットを予備のビ
ットと置換する半導体集積回路装置および半導体集積回
路装置の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置において、正
規のメモリセルと予備のメモリセルとをあらかじめ同一
集積回路装置内に設けておき、正規のメモリセルに不良
が発生した場合に、その不良メモリセルを予備のメモリ
セルと置き換えて使用するといった冗長機能を有するも
のが開発されてきている。図３６は、例えば特開昭５９
ー７２１５３に示された従来の冗長機能を有する半導体
集積回路装置のメモリの構成を示したブロック図であ
る。図のように、アドレス信号が供給されるアドレスバ
ッファ１０１に、２つのデコーダ１０２および１０３が
電気的に接続されている。アドレスバッファ１０１から
の出力は、２つのデコーダ１０２および１０３に並列に
供給される。デコーダ１０２は正規メモリセルアレイ１
０４内のメモリセルを選択するものであり、そのデコー
ダ出力が正規のメモリセルアレイ１０４に供給されるこ
とによって１つあるいはそれ以上のメモリセルが選択さ
れ、その後この選択されたメモリセルにデータが記憶さ
れたりあるいは読み出されたりする。他方のデコーダ１
０３は、正規メモリセルアレイ１０４内に不良メモリセ
ルが発生した場合に、予備のメモリセルアレイ１０５内
のメモリセルを選択するためのものであり、そのデコー
ダ出力が予備のメモリセルアレイ１０５に供給されるこ
とによってそのメモリセルが選択される。上記デコーダ
１０２は他方のデコーダ１０３の出力によってそのデコ
ード動作が制御される。

【０００３】デコーダ１０３は、正規メモリセルアレイ
１０４内に不良メモリが存在する場合に、その不良セル
に対応したアドレス信号がアドレスバッファ１０１に供
給される際に、デコーダ１０３が予備のメモリセルアレ
イ１０５内のメモリセルを選択するようにプログラムさ
れている。なお、このプログラムはデコーダ１０３内部
に設けられているアルミニウムあるいは多結晶シリコン
で構成されたヒューズを選択的にレーザー照射等により
溶断したり、あるいは初期状態では高抵抗状態にある多
結晶シリコンを選択的にレーザーアニーリングして低抵
抗化することにより行われる（この工程を一般にレーザ
ートリミング工程という。）。したがって、正規メモリ
セルアレイ１０４内に不良セルが存在すれば、デコーダ
１０３の出力によって予備のメモリセルアレイ１０５内
のメモリセルが選択され、またデコーダ１０２はデコー
ダ１０３の出力によってデコード動作が停止される。こ
の結果、正規メモリセルアレイ１０４内の不良セルは予
備のメモリセルアレイ１０５内の良品のメモリセルと置
き替えられたことになるため、その意味で、そのメモリ
セルは実質的に良品とすることができる。

【０００４】従来、上述したような冗長機能付き半導体
集積回路装置の不良メモリセルを予備のメモリセルと置
換するレーザートリミング工程は、バーンインテストの
前に行われていた。バーンインテストとは、半導体集積
回路装置（以下、ＩＣチップとする。）に温度及び電気
的ストレスを加え所定時間動作させるテストで、ＩＣチ
ップの製造時に生じた潜在欠陥を検出して、出荷後の初
期不良を未然に防ぐことを目的としたものである。図３
７に、ウエハープロセス（ＷＰ）（ウエハー上にＩＣを
作り上げた状態）完了時からの従来のＩＣチップのテス
ト工程の一連のフローを示す。図において、ステップＳ
１はウエハープロセス（ＷＰ）完了で、ステップＳ２
は、ウエハー上のＩＣの良、不良の判定を行い、不良品
であれば不良品の不良メモリセルを予備のメモリセルと
置換し、救済する工程であるレーザートリミング工程で
ある。レーザートリミング工程について簡単に説明す
る。まず、ウエハー上の各ＩＣチップにテストピン（図
示せず）を当てて、ＩＣチップにごく簡単な動作をさせ
て、ＩＣチップのメモリセルの良、不良の判別テストを
し（ステップＳ２ａ）、不良品であれば上述のようにレ
ーザートリミングにより予備のメモリセル１０５（図３
６参照）と置換し（ステップＳ２ｂ）、その後、もう一
度、ステップＳ２ａと同様に、ＩＣチップにテストピン
を当てて良、不良の確認をする（ステップ２ｃ）。ステ
ップＳ３は、パッシベーション層等のＩＣチップをダス
ト及び湿気等から保護するための保護膜をつける工程
で、ステップＳ４は、ウエハー状態でテストを行うウエ
ハーテスト（ＷＴ）工程である。ステップＳ４のウエハ
テスト工程は、ステップＳ５の工程を行う為に、良品に
は何もせず、不良品には判別可能にインクをつけるもの
である。ステップＳ５はアセンブリー工程で、ステップ
Ｓ４の工程で良品の判定をされたＩＣチップを切断し、
樹脂でモールドし、リードの加工を行って、出荷できる
製品の状態にする。ステップＳ６は、ステップＳ５の工
程を終了したＩＣチップをアクセスアイテムごとに判別
するテストである。このテストは、各ＩＣチップのアク
セス速度を測定し、アクセス速度が製品の設計上の規格
を満たしていないものは不良として捨てて、それ以外の
ものを速い、普通、遅いというように複数のアクセスア
イテムに選別するものである。ステップＳ７はバーンイ
ンテストを行う工程で、ステップＳ８はステップＳ６で
選別したアクセスアイテムごとに、低温状態及び高温状
態において各ＩＣチップの動作テストを行う工程（後テ
スト）である。

【０００５】以上のようなテスト工程フローにおいて、
ウエハープロセス（ステップＳ１）完了後に、ステップ
Ｓ２の工程において、不良品と判定されたものは捨てら
れ、良品と判定されたものはステップＳ３の工程に進み
保護膜をつけられる。ステップＳ４の工程では、保護膜
をつけられたウエハーをテストし、その中の不良のＩＣ
チップには「不良」を示すインクをつける。良品のＩＣ
チップはステップＳ５の工程に進み、樹脂でモールドさ
れ、リード加工される。加工されたものは、ステップＳ
６で受け入れテストされ、アクセスアイテムごとに選別
され、該当アクセスがない場合は捨てられる。次に、ス
テップＳ７においてバーンインテストが行われ、ステッ
プＳ８の工程の後テストで低温、高温選別テストが行わ
れて、不良は捨てられ、良品は出荷可能とされる。

【０００６】

【発明が解決しようとする課題】従来のテストフローに
おいては、レーザートリミング工程は、バーンインテス
トの前の１回しか行われないので、バーンインテスト
（ステップＳ７）で不良となったものについての不良メ
モリセルについては救済する方法がなく、その製品に対
してのそれまでの加工及び材料費用は無駄に終わってい
た。また、ＩＣチップの救済率の低さにより生産効率も
悪く、その分コストが上がってしまうという課題があっ
た。

【０００７】また、従来の半導体集積回路装置において
は、例えば、図３６の拡大図である図３８に示したよう
に、正規メモリセル１０４とデコーダ１０２とを接続し
ているノーマルロウ１０２ａのうち、不良ビットが存在
するノーマルロウ１０２ａａが存在していたとすると、
レーザートリミング工程により、予備のメモリセル１０
５に接続されている冗長ロウ１０３ａのうちの１つの冗
長ロウ１０３ａａと置換を行うので、バーンインテスト
（ステップＳ７）において、図３９にバーンインテスト
時の波形を示すように、置換された冗長ロウ１０３ａａ
には、バーンインテスト時の電圧等のストレスがかかる
が、置換に用いられなかった未使用の冗長ロウ１０３ａ
（未置換冗長ロウ）には、バーンインテスト時のストレ
スはかからない。バーンインテストの目的は、ストレス
をかけて故障の発生を加速させ、初期故障を除去するこ
とにあるが、未使用の冗長ロウ１０３ａ及び未使用の予
備のメモリセル１０５にはバーンインテスト時のストレ
スがかからないため、初期故障が除去されていないの
で、たとえ、バーンインテスト後に、もう一度レーザー
トリミングを行って、バーンインテストで不良と判定さ
れたものについても置換を行って救済したとしても、救
済されたＩＣチップは初期故障が多発してしまい、結果
的に救済したことにならなかった。

【０００８】本発明は、上記のような課題を解決するた
めになされたもので、レーザートリミング工程を２回行
うことができる冗長機能を備え、バーンインテストにお
いて不良となったものをも救済可能とし、その後でモー
ルド及びリード加工することにより加工及び材料費用の
損失を防ぎ、ＩＣチップの救済率を向上させることによ
り歩留りを向上させ、製造コストを低く抑えることがで
きる半導体集積回路装置、及び、半導体集積回路装置の
テスト方法を得ることを目的としている。

【０００９】

【課題を解決するための手段】上記の目的に鑑み、請求
項１の発明は、複数のメモリセルを有する正規メモリセ
ルアレイと、正規メモリセルアレイに電気的に接続さ
れ、正規メモリセルアレイ中のメモリセルのアドレスを
指定するためのアドレス信号を出力するアドレス手段
と、正規メモリセルアレイに対して並列にアドレス手段
に電気的に接続され、正規メモリセルアレイ中の不良メ
モリセルを置換するための第一の冗長手段と、第一の冗
長手段とアドレス手段とに電気的に接続され、正規メモ
リセルアレイ中の不良メモリセルのアドレスがあらかじ
めプログラムされ、アドレス手段から不良メモリセルの
アドレスと一致するアドレス信号が入力されたときに、
不良メモリセルが第一の冗長手段と機能上置換されるよ
うに制御する第一の制御手段と、正規メモリセルアレイ
及び第一の冗長手段に対して並列にアドレス手段に電気
的に接続され、正規メモリセルアレイ中の不良メモリセ
ルを置換するための第二の冗長手段と、第二の冗長手段
とアドレス手段に電気的に接続され、正規メモリセルア
レイ中の不良メモリセルのアドレスがあらかじめプログ
ラムされ、アドレス手段から不良メモリセルのアドレス
と一致するアドレス信号が入力されたときに、不良メモ
リセルが第二の冗長手段と機能上置換されるように制御
する第二の制御手段とを備えた半導体集積回路装置であ
る。

【００１０】請求項２の発明によれば、第一の冗長手段
が、正規メモリセルアレイ中の不良メモリセルを置換す
るための複数の予備のメモリセルを有する予備メモリセ
ルアレイにより構成され、第二の冗長手段が、正規メモ
リセルアレイ中の不良メモリセルを置換するための複数
の予備のメモリセルを有する予備メモリセルアレイによ
り構成されている半導体集積回路装置が得られる。

【００１１】請求項３の発明によれば、第一の冗長手段
が、正規メモリセルアレイ中の不良メモリセルを置換す
るための複数の予備のメモリセルを有する予備メモリセ
ルアレイにより構成され、第二の冗長手段が、正規メモ
リセルアレイ中の不良メモリセルをビット単位で置換す
るための複数の予備のメモリセルを有する予備メモリセ
ル回路により構成され、第二の制御手段が、アドレス手
段に電気的に接続され、正規メモリセルアレイ中の不良
メモリセルのアドレスがあらかじめプログラムされる切
替制御回路と、正規メモリセルと切替制御回路とに電気
的に接続された第一の切替回路と、予備メモリセル回路
と切替制御回路とに電気的に接続された第二の切替回路
とを備え、切替制御回路が、第一の切替回路と第二の切
替回路とを制御する半導体集積回路装置が得られる。

【００１２】請求項４の発明は、複数のメモリセルを有
する正規メモリセルアレイと、正規メモリセルアレイに
電気的に接続され、正規メモリセルアレイ中のメモリセ
ルのアドレスを指定するためのアドレス信号を出力する
アドレス手段と、正規メモリセルアレイに対して並列に
アドレス手段に電気的に接続され、正規メモリセルアレ
イ中の不良メモリセルを置換するための第一の冗長手段
と、第一の冗長手段とアドレス手段とに電気的に接続さ
れ、正規メモリセルアレイ中の不良メモリセルのアドレ
スをプログラムし、アドレス手段から不良メモリセルの
アドレスと一致するアドレス信号が入力されたときに、
不良メモリセルが第一の冗長手段と機能上置換されるよ
うに制御するための第一の制御手段と、正規メモリセル
アレイ及び第一の冗長手段に対して並列にアドレス手段
に電気的に接続され、正規メモリセルアレイ中の不良メ
モリセルを置換するための第二の冗長手段と、第二の冗
長手段に電気的に接続され、正規メモリセルアレイ中の
不良メモリセルのアドレスをプログラムし、アドレス手
段から不良メモリセルのアドレスと一致するアドレス信
号が入力されたときに、不良メモリセルが第二の冗長手
段と機能上置換されるように制御するための第二の制御
手段とを備えた半導体集積回路装置を用意する工程と、
第一の制御手段に、正規メモリセルアレイ中の不良メモ
リセルのアドレスをプログラムする第一のレーザートリ
ミング工程と、半導体集積回路装置をバーンインテスト
するバーンインテスト工程と、バーンインテストにおい
て発生したメモリセルアレイ中の不良メモリセルのアド
レスを第二の制御手段にプログラムする第二のレーザー
トリミング工程とを備えた半導体集積回路装置の製造方
法である。

【００１３】請求項５の発明によれば、バーンインテス
ト工程において、半導体集積回路装置に電気的に接触し
てバーンインテスト用信号を供給するためのプローブを
複数個備えたプローブカードを用意し、プローブカード
のプローブにより、複数の半導体集積回路に同時にバー
ンインテスト用信号を供給してバーンインテストを行
う。

【００１４】請求項６の発明によれば、バーンインテス
ト用信号を供給するか否かを切り替えるための切り替え
手段を用意し、あらかじめ選択した半導体集積回路装置
にのみバーンインテスト用信号を供給してバーンインテ
ストを行う。

【００１５】請求項７の発明によれば、バーンインテス
ト用信号を供給するか否かを切り替えるための切り替え
手段がプローブに設けられている。

【００１６】請求項８の発明によれば、バーンインテス
ト用信号を供給するか否かを切り替えるための切り替え
手段が半導体集積回路装置に設けられている。

【００１７】請求項９の発明によれば、バーンインテス
ト工程において、複数の半導体集積回路装置を共通の配
線パターンに電気的に接続し、配線パターンを介して複
数の半導体集積回路に同時にバーンインテスト用信号を
供給してバーンインテストを行う。

【００１８】請求項１０の発明によれば、配線パターン
がポリシリコンにより構成されている。

【００１９】請求項１１の発明によれば、バーンインテ
スト用信号を供給するか否かを切り替えるための切り替
え手段が、半導体集積回路装置と配線パターンとの間に
設けられている。

【００２０】請求項１２の発明によれば、バーンインテ
スト工程において、正規メモリセルアレイのメモリセル
と第一の冗長手段と第二の冗長手段とに同等の負荷を与
えてバーンインテストを行う。

【００２１】請求項１３の発明によれば、第一のレーザ
ートリミング工程におけるレーザートリミングに関する
情報を格納する工程を備え、第二のレーザートリミング
工程において、正規メモリセルアレイの不良メモリセル
の救済の可否をその情報により判定してレーザートリミ
ングを行う。

【００２２】請求項１４の発明によれば、ウエハー上に
設けられた複数の半導体集積回路装置をウエハーから個
々に切り離すダイシング工程と、半導体集積回路装置
を、リードフレームを表面に備えた絶縁性のテープ上に
配置し、リードフレームに電気的に接続する工程とを備
えている。

【００２３】請求項１５の発明によれば、半導体集積回
路装置の表面を外部に露出するための窓がテープに設け
られている。

【００２４】請求項１６の発明によれば、テープ上に配
置された半導体集積回路の表面を外部に露出するための
窓を有した絶縁性のカバーテープを、半導体集積回路装
置上に設ける工程を備えている。

【００２５】

【作用】請求項１の発明によれば、のべ２回のレーザー
トリミングを行うことができるように第一および第二の
冗長手段を半導体集積回路装置に設け、１回目のレーザ
ートリミングにおいて、ウエハープロセス工程において
生じた正規メモリセルアレイ中の不良メモリセルを第一
の冗長手段と置換し、その後バーンインテストを行い、
バーンインテストにおいて生じた正規メモリセルアレイ
中の不良メモリセルを２回目のレーザートリミングにお
いて第二の冗長手段と置換する。

【００２６】請求項２の発明によれば、アドレス手段か
ら不良メモリセルのアドレスと一致するアドレス信号が
入力されたときに、正規メモリセルアレイ中の不良メモ
リセルのアドレスがあらかじめプログラムされている第
一および第二の制御手段により、不良メモリセルが第一
及び第二の冗長手段である予備のメモリセルと機能上置
換される。

【００２７】請求項３の発明によれば、アドレス手段か
ら不良メモリセルのアドレスと一致するアドレス信号が
入力されたときに、正規メモリセルアレイ中の不良メモ
リセルのアドレスがあらかじめプログラムされている第
一および第二の制御手段により、不良メモリセルが、第
一の冗長手段である予備のメモリセルと機能上置換さ
れ、ビット単位で予備メモリセル回路の予備のメモリセ
ルと置換される。

【００２８】請求項４の発明によれば、のべ２回のレー
ザートリミングを行うことができるように第一および第
二の冗長手段を半導体集積回路装置に設けておき、１回
目のレーザートリミングにおいて、ウエハープロセス工
程において生じた正規メモリセルアレイ中の不良メモリ
セルを第一の冗長手段と置換し、その後バーンインテス
トを行い、バーンインテストにおいて生じた正規メモリ
セルアレイ中の不良メモリセルを２回目のレーザートリ
ミングにおいて第二の冗長手段と置換する。

【００２９】請求項５の発明によれば、半導体集積回路
装置にバーンインテスト用信号を供給するためのプロー
ブを複数個設けたプローブカードを用いて、複数の半導
体集積回路装置を同時にバーンインテストする。

【００３０】請求項６〜８の発明によれば、バーンイン
テスト用信号を供給するか否かを切り替えるための切り
替え手段により、あらかじめ選択した半導体集積回路装
置のみにバーンインテスト用信号を供給してバーンイン
テストする。

【００３１】請求項９の発明によれば、共通の配線パタ
ーンに複数の半導体集積回路装置を接続し、その配線パ
ターンを介してバーンインテスト用信号を同時に複数の
半導体集積回路装置に供給する。

【００３２】請求項１０の発明によれば、配線パターン
がポリシリコンにより構成されているので、ダイシング
時に屑が発生しない。

【００３３】請求項１１の発明によれば、バーンインテ
スト用信号を供給するか否かを切り替えるための切り替
え手段により、あらかじめ選択した半導体集積回路装置
のみにバーンインテスト用信号を供給してバーンインテ
ストする。

【００３４】請求項１２の発明によれば、第一および第
二の冗長手段に、正規メモリセルアレイに与える負荷と
同等の負荷を与えてバーンインテストする。

【００３５】請求項１３の発明によれば、第二のレーザ
ートリミング工程において、正規メモリセルアレイの不
良メモリセルの救済の可否を、第一のレーザートリミン
グ工程の情報により判定してレーザートリミングを行
う。

【００３６】請求項１４の発明によれば、ウエハー上に
形成された複数の半導体集積回路装置は個々に切断さ
れ、絶縁性のテープ上に配置されてバーンインテストさ
れる。

【００３７】請求項１５の発明によれば、絶縁性のテー
プ上に設けられた半導体集積回路装置の表面が、そのテ
ープに設けられた窓から外部に露出されている。

【００３８】請求項１６の発明によれば、半導体集積回
路装置の表面を外部に露出するための窓を備えたカバー
テープが設けられているため、半導体集積回路装置の表
面を外部に露出している。

【００３９】

【実施例】

実施例１．以下、本発明の一実施例の製造工程フローを
図１について説明する。図において、ステップＳ１、Ｓ
５及びＳ７は図３７の従来例と同一であり、また、ステ
ップＳ２Ａ及びＳ２Ｂは従来例のステップＳ２と同じで
あるため、ここでは詳しい説明は省略する。ステップＳ
１０は、従来例のステップＳ６及びＳ８を合わせたテス
トであり、アクセスアイテムを選別し、低温、高温選別
テストを行うものである。この実施例においては、ま
ず、従来例と同様に、ステップＳ１のウエハープロセス
工程後に、ステップＳ２Ａで、レーザートリミングを行
う。ここで、本発明の半導体集積回路装置には、後述す
る実施例１４及び実施例１５等でその構成を示すよう
に、レーザートリミングをのべ２回行うことができるよ
うに２つの冗長手段が設けられている。ステップＳ２Ａ
で救済する不良は主にウエハプロセスに起因する不良
で、２つの冗長手段のうちの１つを用いて行う。次に、
この実施例においては、ステップＳ７でバーンインテス
トを行う。ステップＳ７のバーンインテストで良と判定
された場合は、ステップＳ２Ｂの２回目のレーザートリ
ミング工程を通って、ステップＳ５の工程へ行く。バー
ンインテストで不良と判定された場合（バ−ンイン不
良）は、ステップＳ２Ｂの工程において、バーンイン不
良のメモリセルを、上述の２つの冗長手段のもう一方の
冗長手段で救済する。そして、救済されたＩＣチップ
は、ステップＳ２Ｂのポストテスト（ステップＳ２ｃ）
において良の判定がなされた場合のみ、ステップＳ５の
工程へ進む。ステップＳ５の工程でモールド及びリード
加工され、加工されたものは、ステップＳ１０の工程へ
行き、そこでアクセスアイテム選別テスト及び低温、高
温選別テストの出荷テストをされ、良品の場合に出荷可
能となる。このように、バーンインテストにおいて不良
となったもの（バーンイン不良）をもステップＳ２Ｂの
工程により救済するようにしたので、アセンブリコスト
の低減を行えることが可能である。

【００４０】なお、この実施例においては、ウエハー状
態でバーンインする場合について述べたが、この場合に
限らず、ベアチップ（ウェハー状態から個々のチップに
切断した状態）でバーンインしてもよい。ベアチップで
バーンインする場合のフローを図２に示す。図２のよう
に、１回目のレーザートリミング（ステップＳ２Ａ）を
行った後に、ダイシング（図３０参照）により各チップ
９ごとに切り離し、キャリアテープ７０（図３２参照）
上にボンディングした（ステップＳ１１）後に、バーン
インテストされ（ステップＳ７）、完了後に再度レーザ
ートリミングによる冗長メモリへの置換が実施される
（ステップＳ２Ｂ）。このとき、ステップＳ２Ｂのレー
ザートリミングで置換される冗長メモリは、回路的な工
夫により各チップに接続された導電端子を通じて、バー
ンインテスト（ステップＳ７）の時に、正規メモリと同
時に同様の電圧が印加されるようにしておくとよい（実
施例１６参照）。

【００４１】以上のようにこの発明の製造工程フローに
よれば、バーンインテストの後にもう一度レーザートリ
ミングを行い、バーンイン不良をも救済可能としたた
め、出荷テストの際の歩留りを向上させることができ
る。また、バーンイン不良救済後にモールド及びリード
加工をするようにしたので、従来のようにモールド及び
リード加工した後にバーンインテストし、モールド及び
リード加工されたバーンイン不良を救済出来ずに捨てて
いた場合に比べ、製造費用を無駄にすることがないた
め、その分コスト低減が可能となる。

【００４２】実施例２．この実施例は、上記実施例１の
製造工程に保護膜を塗布する工程をさらに追加したもの
である。図３に、この実施例の製造工程のフローを示
す。図のように、この実施例においては、ダイシング工
程（ステップＳ１１）の前に、ウエハー上のＩＣチップ
の表面上に保護膜を塗布する（ステップＳ１２）。この
場合、保護膜としては、窒化膜（ＳｉＮ）及びポリイミ
ド膜等が適している。この実施例においては、保護膜に
よりＩＣチップの表面にダスト等の異物が付着するのを
防ぐことができるため、ダイシング工程（ステップＳ１
１）以降の工程がクリーン度の低い場所でも実施可能で
ある。

【００４３】実施例３．上記実施例２においては、保護
膜を塗布する工程（ステップＳ１２）を、ダイシング工
程（ステップＳ１１）前に行うようにしたが、この実施
例においては、バーンインテスト工程（ステップＳ７）
後の２回目のレーザートリミング工程（ステップＳ２
Ｂ）後に行うようにしたものである。図４に、この実施
例における製造工程のフローを示す。上記実施例２にお
いては、保護膜を施した後に、レーザートリミングを行
うので、トリミングしたトリミング跡の保護膜はトリミ
ングにより取り除かれてしまい、トリミング跡は小さい
ものであるのでＩＣチップをダスト等の異物から保護す
るには十分であるが、水分がそのひび割れから侵入して
しまう恐れがある。この実施例においては、レーザート
リミング後に保護膜を施すようにしたので、保護膜によ
り完全にＩＣチップをダスト及び水分から保護すること
が出来、耐湿性及び信頼性が向上する。

【００４４】実施例４．この実施例は、上記の実施例１
（図１参照）におけるウエハー状態でのバーンインテス
トを行う（ステップＳ７）ときに、ウエハー３（図１２
参照）上に設けられた複数の全てのＩＣチップ９（図１
２参照）に同時に信号を与えることができる測定手段を
テスト装置に設けたものである。従来のテスト装置にお
いては、一度にウエハー３上の１個のＩＣチップ９しか
テスト出来ず、近年の集積回路の高密度化に伴う長時間
のテスト時間が問題になっている。図５に、この実施例
におけるテスト装置を示す。図５のように、この実施例
においては、上記測定手段として、プローブカード１
に、ＩＣチップ９に電気的に接触してテスター（図示せ
ず）からの信号を伝えテストするためのプローブ２を、
全てのＩＣチップ９の個数分だけ設けている。そのた
め、この実施例によるテスト装置を用いてバーンインテ
ストを行うことにより、ウエハー３上の全てのＩＣチッ
プ９に各プローブ２を介して同時に信号を与えることが
できるため、一度に多くのＩＣチップ９の処理を行うこ
とができる。

【００４５】尚、この実施例においては、ウエハー３上
の全てのＩＣチップ９に対してプローブ２を設ける場合
について述べたが、この場合に限らず、ウエハー３上の
一部の複数のＩＣチップ９に対してプローブ２を設ける
ようにしてもよい。また、この実施例は図２〜図４のキ
ャリアテープ７０上でバーンインテストを行う場合にも
適用できる。

【００４６】実施例５．この実施例においては、切り替
え手段を設けて、バーンインテストの際に、テスター
（図示せず）からの信号を伝えるか否かを個々のＩＣチ
ップ９ごとに切り替えられるようにしたものである。こ
の実施例によれば、例えば、図１に示される上記実施例
１のバーンインテスト（ステップＳ７）の前に行われる
レーザートリミング工程（ステップＳ２Ａ）において良
判定となったものだけにバーンインテストにおいて信号
を送るようにし、不良と判定されたものには信号を送ら
ないようにするというようなことができる。この実施例
のおけるテスト装置の構造は、基本的には実施例４と同
じである。図６にこの実施例におけるテスト装置を示
す。図６に示すように、上記実施例４と同様にプローブ
カード１に全てのＩＣチップ９分のプローブ２が装着さ
れており、それぞれのプローブ２ごとに切り替え手段で
あるスイッチ４が装備されている。あらかじめ選択した
ＩＣチップ９に対するプローブ２に装着されたスイッチ
４のみを切り替えて、ＩＣチップ９に信号が伝わるよう
にする。スイッチ４はどのような方式のものでもよく、
また、テスター（図示せず）に内蔵したプログラムで切
り替えるような方式でもよい。この実施例においても、
プローブカード１に設けるプローブ２は必ずしも全ての
ＩＣチップ９の個数分必要ではなく、一部のＩＣチップ
９に相当するだけ設けてもよい。このように、この実施
例においては、スイッチ４により、ウエハー３上のあら
かじめ選択したＩＣチップ９にのみ、同時に信号が伝わ
るようにしたので、あらかじめ選択したＩＣチップ９を
一度に処理することができるとともに、ウエハー３に流
れる電流を低減することができる。また、このように、
この実施例によれば、スイッチ４により、ウエハー３上
のＩＣチップ９を区別して、バーンインテスト以外の他
のテストを行うこともできる。尚、この実施例は、図２
〜図４のキャリアテープ７０上でバーンインテストを行
う実施例にも適用できる。

【００４７】実施例６．この実施例は、上記実施例５で
述べた切り替え手段の他の例を示したものである。この
実施例においては、切り替え手段として、ウエハー３上
の複数のＩＣチップ９の中からあらかじめ選択したＩＣ
チップ９の信号入力場所であるパッド５（図１１参照）
の厚さを厚くするための導体をパッド５の表面に設けた
ものである。図７及び図８に、この実施例におけるテス
ト装置を示す。図７は、上記の実施例４を示した図５と
同じである。図８の拡大図に示されるように、この実施
例においては、ウエハー３上のＩＣチップ９の中からあ
らかじめ選択したＩＣチップ９の表面に設けられたパッ
ド５（チップ上の信号入力場所）のみのパッドの厚さ
を、アルミニウム及び半田等の導体６を表面に施すこと
により厚くしている。このような構造にすることによ
り、図８に示すように、あらかじめ選択したＩＣチップ
９のパッド５には導体６が施され、厚さが厚くなってい
るため、プローブ２があたり、信号が伝わるが、一方、
選択しなかったプローブ２には、導体６で覆ったパッド
５と覆っていないパッド５との厚さの違いから、プロー
ブ２があたらず、信号が伝わらない。このように、選択
しなかったＩＣチップ９には信号が伝わらないので、そ
の分だけ、ウエハー３全体に流れる電流を低減すること
ができる。このように、ウエハー３上のＩＣチップ９を
区別してバーンインテストだけでなく、他のテストも行
うことができる。尚、プローブ２の形状は、使用条件に
合わせて、図７のように曲折させてもよく、また、図８
のようにまっすぐなものでもよい。

【００４８】実施例７．この実施例は、上記実施例５で
述べた切り替え手段のさらなる他の実施例を示したもの
である。この実施例においては、切り替え手段として、
ウエハー３上の複数のＩＣチップ９の中からあらかじめ
選択したＩＣチップ９の信号入力場所であるパッド５
（図１１参照）に、絶縁膜７をパッド５の表面に設けた
ものである。図９及び図１０に、この実施例を示す。こ
の実施例においては、図１０に示すように、ウエハ３上
の多数のＩＣチップ９の中からあらかじめ選択したＩＣ
チップ９のパッド５の表面を絶縁膜７で覆っているの
で、そのＩＣチップ９には信号が伝わらない。このと
き、絶縁膜７はできるだけ薄く施すようにする。この実
施例におけるテスト装置は、図９に示すように、実施例
４（図５参照）のものと同じ構造を有しているため、プ
ローブカード１に、全てのＩＣチップ９に対するプロー
ブ２を装着していて、全てのＩＣチップ９に同時に信号
を与えようとするが、あらかじめ選択したＩＣチップ９
のパッド５の表面は絶縁膜７で覆われているため信号が
伝わらず、ウエハ３全体に流れる電流が低減される。ま
た、絶縁膜７で覆うのはＩＣチップ９全体のパッド５で
なくても良く、例えば、電源用のパッド５だけでも良
い。このように、上記実施例６とは逆に、選択したＩＣ
チップ９には絶縁膜７により信号が伝わらないので、そ
の分だけ、ウエハー３全体に流れる電流を低減すること
ができる。尚、この実施例は、バーンインテスト以外の
他のテストにも適用することができる。

【００４９】実施例８．この実施例は、上記実施例５で
述べた切り替え手段のさらなる他の実施例を示したもの
である。この実施例においては、切り替え手段として、
ウエハー３上の複数のＩＣチップ９の中からあらかじめ
選択したＩＣチップ９のパッド５を、そのパッド５に接
続されている配線導体１１の一部を切断することによ
り、絶縁させるものである。図１１に、この実施例にお
けるＩＣチップ９を示す。ＩＣチップ９上には、図のよ
うに、パッド５が複数個設けられている。パッド５は、
配線導体１１を介して、ＩＣチップ９の内部回路１０に
電気的に接続されている。この実施例においては、ウエ
ハー３上の複数のＩＣチップ９を同時にバーンインテス
トするときに、ウエハー３上の複数のＩＣチップ９の中
からあらかじめ異常であるＩＣチップ９のパッド５に接
続された配線導体１１の一部１１ａを切断した後に、バ
ーンインテストを行うようにする。信号伝達経路である
配線導体１１が切断されているので、そのＩＣチップ９
には信号が伝わらない。図５のように、プローブカード
１に全てのＩＣチップ９分のプローブ２を装着している
場合は、そのプローブ２に相当する全てのＩＣチップ９
に同時に信号を与えようとするが、配線導体１１が切断
されているＩＣチップ９には信号が伝わらないため、そ
の分だけ電流が低減される。ＩＣチップ９に設けられて
いる全部のパッド５について配線導体を切断しなくても
よく、例えば、電源用のパッド５の配線導体１１のみを
切断するだけでもよい。また、このように、ウエハ上の
ＩＣチップ９を区別して、バーンインテストだけでな
く、他のテストも行ってもよい。

【００５０】実施例９．この実施例は、例えば、上記実
施例６及び７において、導体６（図８参照）または絶縁
体７（図９参照）をパッド５の表面に施す際の方法の一
実施例を示したものである。この実施例においては、同
一のウエハー３上のＩＣチップ９に図１３に示すような
１チップ用のレティクル８を使用するか使用しないかに
より、同一のウエハー３上にあるＩＣチップ９を区別し
て、導体６または絶縁膜７を施す。レティクル８を一部
のＩＣチップ９に使用して露光を行うと、レティクル８
を使用したＩＣチップ９には光が当たらず、レティクル
８を使用しなかったＩＣチップ９には光が当たるので、
それを利用して、導体６または絶縁体７をＩＣチップ９
の表面上に光により硬化させて施すようにする。導体６
及び絶縁膜７は、ＩＣチップ９の表面全体でなくてもよ
く、電源用パッドだけに施すようにしてもよい。レティ
クル８を使用してウエハー３上のＩＣチップ９の区別を
して、導体６または絶縁膜７を施すことによって、バー
ンインテスト等のテストを行うときにウエハー３上の選
択したＩＣチップ９にのみ信号を与えることが容易にな
る。また、導体６または絶縁膜７が施されているので、
ダイシングしたあとでもＩＣチップ９を見分けたり、選
択することが容易になる。

【００５１】実施例１０．従来は、ウエハー状態でバー
ンインテストを行う場合、各チップ９に信号を送る配線
の数が膨大になりその費用や配線のアライメントの難し
さが問題であった。この実施例は、実施例１（図１参
照）で示したフローにおけるウエハー状態でのバーンイ
ンテスト（ステップＳ７）において、ウエハー３上の複
数のＩＣチップ９に、共通配線を用いて信号を送るよう
にしたものである。図１４は、この実施例における共通
配線１６を示したものである。テスター（図示せず）等
から出力されるバーンインテスト（ステップＳ７）時の
信号は、プローブ２（図８参照）を介してバーンインテ
スト用入出力信号パッド１５に与えられ、そこから共通
配線１６を通り、各ＩＣチップ９のパッド５と共通配線
１６とを電気的に接続している配線１８を通って各ＩＣ
チップ９に送られる。このように共通配線１６を用いて
複数のＩＣチップ９へ信号をまとめて送信することによ
り、ウエハー３上の全ＩＣチップ９に個別に配線を施し
ていた場合に比べ配線の数が減り、配線のアライメント
は容易になる。また、ウエハー３上の全ＩＣチップ９に
順々にプローブ２（図８参照）をあてていた従来の場合
にくらべ、一度に複数のＩＣチップ９の測定ができるた
め、その分だけテスト時間を短縮することが出来るとと
もに、プローブ２の数を大幅に減らすことができ、コス
トも軽減できるとともに、プローブ２のアライメントも
容易になる。また、プローブ２のパッド１５に対する位
置合わせの工程も容易になる。

【００５２】また、この実施例においては、各ＩＣチッ
プ９のパッド５と共通配線１６とをつなぐ配線１８をレ
ーザートリミング工程（ステップＳ２Ａ）後に行い、レ
ーザートリミング工程で不良と判定されたＩＣチップ９
には配線１８を施さないようにして、バーンインテスト
時の信号を、良と判定されたＩＣチップ９にのみ送るよ
うにする。そのため、この実施例においては、バーンイ
ンテストにレーザートリミングの結果が反映でき、レー
ザートリミングで不良と判定されたＩＣチップ９はバー
ンインテストを行わないようにできるため、ウエハー３
全体の電流を低減することが出来る。

【００５３】各ＩＣチップ９のパッド５と共通配線１６
とをつなぐ配線１８の形成方法としては、実施例９で示
したようにレティクルを用いて行うようにしてもよく、
あるいは電子ビーム露光（ＥＢ露光）にて行うようにし
てもよい。また、共通配線１６はウエハプロセス（ステ
ップＳ１）で形成してもよいし、レ−ザ−トリミング
（ステップＳ２Ａ）後に、配線１８とともに形成しても
よい。レーザートリミング後に形成する場合には、配線
１８の場合と同様に、レティクルで行うかあるいは電子
ビーム露光（ＥＢ露光）にて行う。さらに、あらかじ
め，ウエハプロセス（ステップＳ１）において共通配線
１６及び配線１８とを全て施しておき、バーンインテス
ト（ステップＳ７）を行う前に、レーザートリミング工
程（ステップＳ２Ａ）において不良と判定されたＩＣチ
ップ９に接続されている配線１８のみをブローにて切断
するという方法を用いてもよい。

【００５４】さらに、従来は、例えば公技番号８９−４
２３７に開示されているように配線としてＡｌ配線を用
いていたため、ダイシング時にＡｌ屑が発生して、ＩＣ
チップ９の表面を傷つけてしまうことがしばしばあり、
また、バーンインテストはＩＣチップ９の動作速度の測
定には関係がないので、この実施例においては、共通配
線１６等の配線を、抵抗値は高いがポリシリコンで作成
し、ダイシング時の屑の発生を防止しＩＣチップ９が傷
ついて歩留りが低下するのを防いでいる。

【００５５】また、この実施例においては、図１５に示
すように、ＩＣチップ９とＩＣチップ９との間の領域で
ある図１５の破線で示すようなダイシングライン内に共
通配線１６を施すことにより、ウエハー３上で配線のと
る面積が増え歩留りに影響を及ぼすのを防いでいる。各
ＩＣチップ９は、前述のダイシング工程において、一点
鎖線９ａに沿ってチップ単位に裁断される。そのため、
ダイシングされた後は、ＩＣチップ９とＩＣチップ９と
の領域であるダイシングラインはＩＣチップ９から切り
取られてしまうので、その部分に、バーンインテストで
のみ必要な配線である共通配線１６を施し、ＩＣチップ
９内に共通配線１６を施さないようにしたので、ＩＣチ
ップ９の面積を小さくすることが出来るとともに、ＩＣ
チップ９の歩留まりの低下を防ぐことができる。

【００５６】実施例１１．この実施例においては、上記
の実施例１０の構造に加えて、さらに、図１６に示すよ
うに、一列おきにＩＣチップ９を１８０度回転させるこ
とにより、隣合った列で共通配線１６を共通に用いるよ
うにしたものである。この実施例によれば、隣合った列
で共通配線１６を共通に用いるようにしたため、共通配
線１６の本数を半分にすることが出来るので、たとえチ
ップ９が多ビットの場合でも共通配線１６の本数が増え
ダイシングラインがふくれあがることを防ぐことができ
る。

【００５７】実施例１２．この実施例においては、上記
の実施例１０または１１の構造に加えて、さらに、図１
７に示すように、共通配線１６と各ＩＣチップ９のパッ
ド５とをつなぐ配線１８にスイッチ２０による切り替え
手段を設けたものである。このスイッチ２０を用いて共
通配線１６とＩＣチップ９との電気的接続をつないだり
切ったりすることにより、ＩＣチップ９が共通配線１６
を介してウエハー３上の他のＩＣチップ９とつながって
いる状態と、単独に切り離されている状態とを容易に切
り替えることができる。このとき、バーンインテスト等
のように複数のＩＣチップ９に共通の信号を送る場合に
は、それらのＩＣチップ９をすべてスイッチ２０により
共通配線１６に接続して行い、また、レーザートリミン
グやウエハテスト等のように、１チップ毎にテストする
場合には、その対象となるＩＣチップ９のみを共通配線
１６に接続して行うようにするとよい。その場合、プロ
ーブ２（図８参照）を当てる場所を変えることなく、常
に入出力信号パッド１５に当てることにより、目的に合
わせてＩＣチップ９をそれぞれ測定することができる。
また、スイッチ２０を切った状態でそのＩＣチップ９に
のみプローブ２を当てることも可能である。このよう
に、この実施例によれば、バーンインテスト時とその他
のＩＣチップ９毎に個別に行うテスト時とで、各ＩＣチ
ップ９毎に接続するか否かを容易に切り替えられ、効率
良く各テストの目的に合わせてテストが行え、テストを
簡単化することができる。

【００５８】実施例１３．この実施例は、上記実施例１
２の変形例を示したものである。この実施例において
は、上記実施例１２のスイッチ２０の代わりに、切り替
え手段として、図１８に示すように、トランスファゲー
ト２２を用いるようにしたものである。この実施例にお
いては、レーザートリミングやウエハテスト等のように
それぞれのＩＣチップ９で単独にテストを行う場合に
は、プローブ２（図８参照）によりプロ−ブあてパッド
２４に入力する信号を、選択しないチップに対しては
“Ｌ”の信号にし、バーンインテスト等のように複数の
ＩＣチップ９に共通に信号を送る場合には、プローブあ
てパッド２４の入力をＯＰＥＮにして、それらのＩＣチ
ップ９を共通配線１６につなぐようにする。なお、各テ
ストの前に、トランスファゲートを動作状態にし、ＩＣ
チップ９とつながるかどうか確認して、故障かどうかを
確かめ、故障している場合は接触不良として不良品扱い
とする。このようにすることにより、バーンインテスト
の電圧信号のかからないＩＣチップ９が発生するのを防
ぐことができる。以上のように、この実施例において
も、バーンインテスト時とその他チップ毎に個別に行う
テスト時とで、各ＩＣチップ９毎に接続するか否かを容
易に切り替えられ、テストの簡単化を向上させることが
できる。

【００５９】実施例１４．以下の実施例は、本発明の冗
長回路の構成について示したものである。図１９は、本
発明の一実施例の冗長回路の構成を示したブロック図で
ある。図のように、アドレス信号が供給されるアドレス
バッファ３１に、３つのデコーダ３２、３３および３６
が電気的に接続されており、アドレスバッファ３１から
の出力が３つのデコーダ３２、３３および３６に並列に
供給される。デコーダ３２は正規メモリセルアレイ３４
内のメモリセルを選択するものであり、そのデコーダ出
力が正規のメモリセルアレイ３４に供給されることによ
って１つあるいは複数のメモリセルが選択され、その後
この選択されたメモリセルにデータが記憶されたりある
いは読み出されたりする。また、他方のデコーダ３３お
よび３６は、互いに独立して設けられており、正規メモ
リセルアレイ３４内に不良メモリセルが発生した場合に
それぞれ予備のメモリセルアレイ３５および３７内のメ
モリセルをそれぞれ選択するためのものである。デコー
ダ３３および３６のデコーダ出力が予備のメモリセルア
レイ３５および３７に供給されることによってメモリセ
ルが選択される。また、上記のデコーダ３２は、他方の
デコーダ３３と３６の出力によってそのデコード動作が
制御される。

【００６０】デコーダ３３および３６は、正規メモリセ
ルアレイ３４内に不良メモリが存在する場合に、その不
良セルに対応したアドレス信号がアドレスバッファー３
１に供給されると、予備のメモリセルアレイ３５および
３７のメモリセルを選択するようにプログラムされてい
る。なお、このプログラムの実行はデコーダ３３および
３６の内部に設けられているアルミニウムあるいは多結
晶シリコンで構成されたヒューズを選択的にレーザー照
射等により溶断したり、あるいは初期状態では高抵抗状
態にある多結晶シリコンを選択的にレーザーアニーリン
グして低抵抗化することにより行われる。したがって、
この実施例においては、レーザートリミング工程を２回
行うことが出来るので、例えば実施例１（図１参照）で
示したように、ウエハープロセス工程に起因する等して
正規メモリセルアレイ３４内に不良メモリセルが存在す
る場合には、１回目のレーザートリミング工程（ステッ
プＳ２Ａ）として、デコーダ３３が予備のメモリセルア
レイ３５内のメモリセルを選択し、デコーダ３２のデコ
ード動作を停止するように、デコーダ３３がプログラム
される。この結果、正規メモリセルアレイ３４内の不良
メモリセルは、予備のメモリセルアレイ３５内の良品の
メモリセルと機能上置き替えられるので、その意味でそ
の不良メモリセルは実質的に良品とすることができる。
次にバーンインテストにかけられる（ステップＳ７）
が、バーンインテストにおける不良メモリセルが正規メ
モリセルアレイ３４内に存在した場合は、２回目のレー
ザートリミング工程（ステップＳ２Ｂ）として、デコー
ダ３６が予備メモリセルアレイ３７内のメモリセルを選
択し、デコーダ３２のデコード動作を停止するように、
デコーダ３６がプログラムされる。このように、この実
施例においては、予備メモリセルに接続されるデコーダ
３３及び３６は互いに独立しているので、レーザートリ
ミング工程を２回行うことができる。

【００６１】従来の冗長機能付き半導体集積回路装置に
おいては、上述したように、レーザートリミング工程は
１度しか行われないので、当然、正規メモリセルの不良
ビットのアドレス情報を受け取ることが可能な予備のメ
モリセルも１つしか設けられていなかったが、この実施
例においては、予備のメモリセルを２つ設けるようにし
たので、レーザートリミング工程を２回行うことがで
き、従来は救済不可能だったバーンイン不良のメモリセ
ルをも２回目のレーザートリミングを行って救済するこ
とが出来るため、歩留りを向上させることができ、従来
は救済できずに捨てていた製品についてのコストも無駄
にしなくて済むため、その分だけ製造コストを低く押え
ることが出来る。なお、この実施例では、不良メモリセ
ルを救済するために、デコーダ３３に接続されている予
備のメモリセルアレイ３５の方から使用しているが、デ
コーダ３６に接続されている予備のメモリセルアレイ３
７の方から使用してもよい。また、この実施例において
は、予備のメモリセルアレイを２つ設ける例について示
したが、必要なレーザートリミングの回数に合わせて３
つ以上設けるようにしてもよい。

【００６２】実施例１５．この実施例は、本発明の冗長
機能の他の実施例を示したものである。一般に、バーン
イン不良は、ビット不良（１ビットずつの不良）である
ことが多いので、メモリセルアレイをロウ単位（列単
位）またはカラム単位（行単位）で予備のメモリセルと
置き換える方法は効率が悪いという問題があるため、こ
の実施例においては、１回目のレーザートリミング工程
においてはロウ単位またはカラム単位で不良メモリセル
を予備のメモリセル１０５のメモリセルと置換し、バー
ンインテスト後の２回目のレーザートリミング工程にお
いては、ビット単位で不良メモリセルを予備メモリセル
回路４０のメモリセルと置換するようにしたものであ
る。この実施例においては、図２０に示すように、図３
６に示した予備のメモリセルを１つ設けた従来の冗長機
能に、不良メモリセルを１ビット単位で予備のメモリセ
ルと置換することができるビット単位のリダンダンシー
を加えたものである。

【００６３】図２０に示した構造について簡単に説明す
る。まず、図３６の従来例と同様に、正規メモリセル１
０４と並列に予備のメモリセル１０５が設けられてお
り、正規メモリセル１０４内に不良のメモリセルが存在
している場合には、１回目のレーザートリミング工程
（ステップＳ２Ａ）により、予備のメモリセル１０５と
置換され救済される。バーンインテスト後の２回目のレ
ーザートリミング工程を行うために、この実施例におい
ては、図のように、アドレスバッファー１０１及び入力
バッファー４２に電気的に接続され、不良のメモリセル
をビット単位で置換するための予備のメモリセルを有す
る予備メモリセル回路４０と、正規メモリセル１０４お
よび予備のメモリセル１０５にセンスアンプ４５を介し
て接続された切替回路４４と、予備メモリセル回路４０
に接続された切替回路４３と、アドレスバッファー１０
１および入力バッファー４２に接続され、切替回路４４
および４３の動作を制御するための切替制御回路４１と
が設けられており、これらは、ビット単位のリダンダン
シーを構成している。尚、センスアンプ４５は必ずしも
設ける必要はなく、必要に応じて設ければよい。また、
入力バッファー４２についても、図１９に示したように
アドレスバッファ１０１と別個に設けてもよく、また、
それらをまとめて１つのバッファーとしてもよい。切替
回路４４および４３は、図のように、データバス４７を
介して、出力バッファー４６に接続されている。

【００６４】動作について説明する。１回目のレーザー
トリミング工程の動作については、上述と同様に行うた
めここでは説明は省略する。ただし、ここでのレーザー
トリミングは、上述したように、メモリセルの置換をロ
ウ単位（列単位）またはカラム単位（行単位）で行う。
２回目のレーザートリミング工程については、正規メモ
リセル１０４内にバーンインテストによる不良メモリセ
ルが存在しているとすると、切替制御回路４１は、その
内部に各メモリセルに対応させて設けられたヒューズ
（図示せず）をレーザー照射等により溶断する等の方法
により、不良のメモリセルのアドレスがビット単位でプ
ログラミングされる。その結果、切替制御回路４１が切
替回路４４および４３を制御して、正規メモリセル１０
４の不良のメモリセルの代わりに予備メモリセル回路４
０のメモリセルを動作させる。

【００６５】以上のように、この実施例においても、バ
ーンインテストの前後でレーザートリミングをのべ２回
行うための冗長機能を備え、１回目はロウ単位（列単
位）またはカラム単位（行単位）で行い、２回目はビッ
ト単位で行うようにしたため、ビット不良の多いバーン
インテストによる不良を効率良くより多く救済でき、歩
留りを上げ、低コストで製造できる。

【００６６】実施例１６．この実施例は、バーンインテ
スト中に、未使用の冗長ロウ及び未使用の予備のメモリ
セルにもバーンインテスト時のストレスを与えるように
して、バーンインテスト（ステップＳ７）後のレ−ザ−
トリミング工程（ステップＳ２Ｂ）により救済されたチ
ップの初期不良の発生を低減するものである。図２１
に、この実施例の冗長機能の構成を示したブロック図を
示すが、図１９とほぼ同じ構成であるため、同一箇所に
ついては同一符号にて示し、説明は省略する。この実施
例においては、図２１に示すように、冗長ロウ用プログ
ラム回路３９が、デコーダ３２、３３、および、３６に
電気的に接続されており、いま、その冗長ロウ用プログ
ラム回路３９にバーンインモード信号Ｂが入力されてい
る。また、ノーマルロウ３２ａのうちの不良が発生した
ノーマルロウ３２ａａは、冗長ロウ３３ａまたは３６ａ
とレーザートリミング工程（ステップＳ２Ａ）により置
換されている。

【００６７】冗長ロウ用プログラム回路３９は、未使用
の冗長ロウ３３ａａまたは３６ａａを非活性状態のまま
にするバーンインモード信号Ｂが入力された時は、置換
された冗長ロウ３３ａを図２２の波形図に示すノーマル
ロウ３２ａと同様に動作させ、置換されていない未使用
の冗長ロウ３３ａａまたは３６ａａは“Ｌ”に固定し動
作させない。また、未使用の冗長ロウ３３ａａまたは３
６ａａを活性状態にするバーンインモード信号Ｂが入力
された時は、冗長ロウ用プログラム回路３９は、図２３
の波形図に示すように、未使用の冗長ロウ３３ａａまた
は３６ａａについても、ノーマルロウ３２ａおよび置換
された冗長ロウ３３ａまたは３６ａと同様に動作させ
る。バーンインモード信号Ｂは、バーンインテスト時の
み、未使用の冗長ロウ３３ａａまたは３６ａａを活性化
させる。すなわち、バーンインテスト時以外の通常の動
作時においては、図２２の波形のように動作し、バーン
インテスト時においては、図２３の波形のように動作す
る。

【００６８】この実施例においては、以上のように、バ
ーンインテスト時のストレスを置換されていない未使用
の冗長ロウ３３ａａまたは３６ａａにも、ノーマルロウ
３２ａ等と同様に与えるので、未使用の冗長ロウ３３ａ
ａまたは３６ａａの初期故障を取り除くことができ、バ
ーンインテスト後のレーザートリミング工程で未使用の
冗長ロウ３３ａａまたは３６ａａを使用して置換を行っ
た場合にも、製造後に初期故障が発生することはない。

【００６９】実施例１７．この実施例は、上記の実施例
１６のバーンインモード信号Ｂを発生するバーンインモ
ード信号発生手段の構成についての一実施例を示すもの
である。図２４に、この実施例におけるバーンインモー
ド信号発生手段であるバーンインモード発生回路５０の
構成を示す。バーンインモード発生回路５０はチップ内
に設けられ、図のように、基準電圧Ｖｒｅｆを発生する
基準電圧発生回路５１と、基準電圧Ｖｒｅｆとチップに
印加された電圧Ｖｃｃとを比較し、バーンインモード信
号Ｂを冗長ロウ用プログラム回路３９に出力する比較回
路５２とから構成されている。バーンインテスト時には
通常時に用いられる電圧よりも大きい一定電圧以上の電
圧Ｖｃｃが印加されるため、それを利用して、バーンイ
ンモード発生回路５０は、チップに印加された電圧Ｖｃ
ｃが、基準電圧発生回路５１から発生された基準電圧Ｖ
ｒｅｆよりも大きいか否かを比較回路５２により比較
し、バーンインテスト時とそれ以外の通常時とを識別し
て、それに応じてバーンインモード信号Ｂを発生する。
従って、この実施例のバーンインモード発生回路５０
は、バーンインテスト時の電圧か否かを検知するバーン
イン電圧検知回路を構成しているといえる。

【００７０】このように、この実施例によれば、バーン
インテスト時か否かを容易に判別することができ、それ
により、バーンインモード信号Ｂを容易に切り替えるこ
とができる。また、チップ内にバーンインモード発生回
路５０を設けて、チップ内においてバーンインモード信
号を発生するようにしたので、余分なパッドを設ける必
要もなく、また、パッドに信号を与えるための工夫も不
要である。

【００７１】実施例１８．この実施例は、上記の実施例
１６のバーンインモード信号Ｂを発生するバーンインモ
ード信号発生手段の構成についての他の実施例を示した
ものである。図２５に、この実施例におけるバーンイン
モード信号発生手段の構成を示す。この実施例における
バーンインモード信号発生手段は、図のように、バーン
インモード信号Ｂを外部から供給されるためのバーンイ
ンモード信号用パッド５５と、バーンインモード信号用
パッド５５から送信されてきたバーンインモード信号Ｂ
を冗長ロウ用プログラム回路３９に送信タイミングを調
整する等して送信するバーンインモード信号バッファ５
６とから構成されている。バーンインモード信号用パッ
ド５５にバーンインモード信号Ｂを与える方法について
は、例えば、図２６に示すように、外部に設けられたプ
ローブ２を介して与えられるようにすればよい。

【００７２】上記の実施例１７（図２４参照）で示した
ようなバーンインモード信号Ｂをチップ内部で生成する
ように構成した場合には、バーンインモード発生回路５
０の製造ばらつきなどで回路５０が誤動作する可能性が
あるが、この実施例においては、ＩＣチップ９の外部か
らプローブ２によりバーンインモード信号Ｂを与えるの
で、確実にバーンインモード信号Ｂを通常時とバーンイ
ンテスト時とで切り替えることができる。

【００７３】実施例１９．この実施例は、上記の実施例
１８の変形例を示したものである。この実施例において
は、図２７に示すように、バーンインモード信号用パッ
ド５５をＩＣチップ９の外部に設け、複数のＩＣチップ
９で共通に用いるようにしたものである。図のように、
各ＩＣチップ９には、パッド５が設けられており、パッ
ド５はＩＣチップ９内に設けられた冗長ロウ用プログラ
ム回路３９（図２５参照）に電気的に接続されている。
また、ウエハー３のダイシングライン上には共通配線１
６が設けられており、複数のＩＣチップ９のパッド５に
共通に接続されている。さらに、共通配線１６の一端
は、ウエハー３上に設けられたバーンインモード信号用
パッド５５に接続されている。従って、この実施例にお
いては、複数のＩＣチップ９で、１つのバーンインモー
ド信号用パッド５５を共有しており、バーンインモード
用パッド５５にバーンインモード信号Ｂがプローブ２か
ら供給されると、複数のＩＣチップ９に同時にその信号
が与えられる。尚、この実施例においても、必要に応じ
て、上記の実施例１８で示したように、バーンインモー
ド信号バッファ５６（図２５参照）を設けてもよい。

【００７４】この実施例においても、上記実施例１８と
同様に、ＩＣチップ９外からプローブ２によりバーンイ
ンモード信号Ｂを与えるようにしたので、確実にバーン
インモード信号Ｂをバーンインテスト時と通常時とで切
り替えることができ、かつ、全部のＩＣチップ９にプロ
ーブ２をあてる場合に比べてプローブ数が少ないため、
プローブ２のアライメントが容易になり、プローブカー
ド１（図５参照）が安価となる。さらに、同時に複数の
チップ９に信号を供給できるので、バーンインテストを
迅速に行うことができる。さらに、この実施例において
は、バーンインモード用パッド５５をＩＣチップ９内に
設けたので、ダイシングラインを特に設ける必要もな
く、ウエハー３上のＩＣチップ９の個数を増やすことが
できるため、歩留りを向上させることができる。

【００７５】実施例２０．この実施例は、予備のメモリ
セルアレイにも、正規メモリセルアレイと同様にバーン
インテスト時のストレスがかかるようにした他の実施例
について示したものである。図２８にこの実施例の構成
を示したブロック図を示す。基本的構造は図１９と同様
であるため、同一箇所については説明を省略する。正規
メモリセルアレイ３４のメモリセルにノーマルロウ（ビ
ットライン）３２ａａおよび３２ａｂが接続されてい
る。また、予備メモリセルアレイ３５のメモリセルに冗
長ロウ（ビットライン）３３ａａおよび３３ａｂが接続
され、同様に、もう一方の予備メモリセルアレイ３７の
メモリセルに冗長ロウ３６ａａおよび３６ａｂが接続さ
れている。正規メモリセルアレイ３４のメモリセルに接
続されているノーマルロウ３２ａａと予備メモリセルア
レイ３５および３７のメモリセルに接続されている冗長
ロウ３３ａａおよび３６ａａとが、ヒューズ６１により
接続されている。また、正規メモリセルアレイ３４のメ
モリセルに接続されているノーマルロウ３２ａｂと予備
メモリセルアレイ３５および３７のメモリセルに接続さ
れている冗長ロウ３３ａｂおよび３６ａｂとがヒューズ
６２により接続されている。

【００７６】今、１回目のレーザートリミング工程（ス
テップＳ２Ａ）のとき、正規メモリセルアレイ３４内に
不良メモリセルがない場合、バーンインテスト工程（ス
テップＳ７）へ行く。そのとき、ヒューズ６１および６
２により、ノーマルロウ３２ａａおよび３２ａｂと、冗
長ロウ３３ａａ、３３ａｂ、３６ａａ、および、３６ａ
ｂとが接続されているので、予備メモリセルアレイ３５
および３７にも正規メモリセルと同等のストレスが加わ
る。バーンインテストが終わると予備メモリセルアレイ
３５と３７の冗長ロウ３３ａａ、３３ａｂ、３６ａａ、
および、３６ａｂに接続されているヒューズ６１および
６２を切断する。そして、２回目のレーザートリミング
工程（ステップＳ２Ｂ）で、正規メモリセルアレイ３４
内に不良メモリセルが存在する場合にその不良メモリセ
ルに対応したアドレス信号が供給される場合にデコーダ
３３が予備のメモリセルアレイ３５のメモリセルを選択
するようにデコーダ３３をプログラミングする。その後
の工程は、上述と同様にモールド及びリード加工し出荷
テストを行う。尚、予備メモリセルアレイ３５に対応し
ているデコーダ３３を先に用いる例を示したが、その場
合に限らず、予備メモリセルアレイ３７に対応している
デコーダ３６の方から先に用いるようにしても良い。

【００７７】また、１回目のレーザートリミング工程
（ステップＳ２Ａ）のとき、正規メモリセルアレイ３４
内に不良ビットが存在する場合は、予備メモリセルアレ
イ３５の冗長ロウ３３ａａおよび３３ａｂに接続される
ヒューズ６１および６２を切断し、デコーダ３３が予備
メモリセルアレイ３５のメモリセルを選択するようにデ
コーダ３３をプログラムし、不良ビットを救済する。次
にバーンインテスト（ステップＳ７）を行う。そこで予
備メモリセルアレイ３７に接続されている冗長ロウ３６
ａａおよび３６ａｂは、ヒューズ６１および６２によ
り、ノーマルロウ３２ａａおよび３２ａｂと接続されて
いるので、予備メモリセルアレイ３７にも正規メモリセ
ル３４と同等のストレスが加わる。バーンインテストが
終わると予備メモリセルアレイ３７の冗長ロウ３６ａａ
および３６ａｂに接続されるヒューズ６１および６２を
切断する。そして、２回目のレーザートリミング工程
で、正規メモリセルアレイ３４内に不良メモリセルが存
在する場合は、その不良メモリセルに対応したアドレス
信号が供給される場合にデコーダ３６が予備メモリセル
アレイ３７のメモリセルを選択するようにデコーダ３６
をプログラミングする。そして後は従来例と同様にアセ
ンブリーし出荷テストを行う。尚、予備メモリセルアレ
イ３５に対応しているデコーダ３３を先に用いる例を示
したが、その場合に限らず、予備メモリセルアレイ３７
に対応しているデコーダ３６の方から先に用いるように
しても良い。

【００７８】以上のように正規メモリセルアレイ３４に
接続されているノーマルロウ３２ａａおよび３２ａｂ
と、予備メモリセルアレイ３５および３７に接続されて
いる冗長ロウ３３ａａ、３３ａｂ、３６ａａおよび３６
ａｂとが、ヒューズ６１および６２を介して接続されて
いるので、正規メモリセルアレイ３４のメモリセルと同
様に、予備メモリセルアレイ３５および３７のメモリセ
ルにも、バーンインテスト時のストレスが加わるため、
初期不良の発生を防ぐことができる。

【００７９】実施例２１．この実施例においては、１回
目のレーザートリミング工程（ステップＳ２Ａ）におけ
るレーザーブロー情報、すなわち、救済した正規メモリ
セル３４（図１９参照）内の不良メモリセルのアドレス
や、救済に用いた冗長ロウについての情報を記録してお
き、２回目のレーザートリミング工程（ステップＳ２
Ｂ）の際にその情報を利用するようにしたものである。
これは、例えば、図３６に示す従来の半導体集積回路装
置において、図４０に示すように、冗長ロウ１０３ａが
１本しか設けられておらず、バーンイン前の１回目のレ
ーザートリミング工程（ステップＳ２Ａ）のレーザート
リミングプリテスト（ステップＳ２ａ）時の不良ａが図
に示す位置に存在しており、レーザーブロー（ステップ
Ｓ２ｂ）でその一本しかない冗長ロウ１０３ａを使用し
た場合を考える。このとき、バーンイン後の２回目のレ
ーザートリミング（ステップＳ２Ｂ）のレ−ザ−トリミ
ングプリテスト（ステップＳ２ａ）時に、図に示すよう
に不良ｂが発生した場合、不良ｂを有するノーマルロウ
１０２ａに接続しているメモリセルは、既に１本しかな
い冗長ロウ１０３ａが１回目のレーザートリミング工程
で使用されているので、救済不可能である。しかしなが
ら、従来の半導体集積回路装置においては、２回目のレ
ーザートリミング工程（ステップＳ２Ｂ）時に１回目の
レーザートリミング工程（ステップＳ２Ａ）でのレーザ
ーブロー情報を持っていないため、図のような場合も救
済可能と判定してしまい、もう一度、同一の冗長ロウ１
０３ａを用いてレーザートリミングを行ってしまう。従
って、従来の構成では２回目のレーザーブローの救済率
が悪く、不必要なレーザーブローを行うことが多かっ
た。

【００８０】この実施例においては、図２９に示すよう
に、製造工程のフローに、ブロー情報を記録する工程
（ステップＳ１５）を設け、１回目のレーザートリミン
グ工程のブロー情報を記憶し、それを２回目のレーザー
トリミング工程の際の救済の可否を判定するための情報
として利用する。ブロー情報の記録方法については、例
えば、レーザートリミングプリテスト（ステップＳ２
ａ）およびポストテスト（ステップＳ２ｃ）で用いるテ
スター（図示せず）内にメモリ等の記憶手段を設けてお
き、そこに各ＩＣチップ９ごとに格納するようにすれば
よい。

【００８１】また、ブロー情報の記録は各ＩＣチップ９
毎に格納する必要があるが、バーンインテストをダイシ
ング後に行って、チップ状態で２回目のレーザートリミ
ングを行う場合（図２〜図４参照）、各ＩＣチップ９と
ブロー情報の対応付けが問題となるため、さらに、図３
０に示すように、ウエハー３上のＩＣチップ９の位置が
ダイシング後も認識できるように、ウエハプロセス（ス
テップＳ１）で各ＩＣチップ９に記号６５を刻印するよ
うにしておいてもよい。この記号６５は、例えばマスタ
マスク等を用いることにより容易に刻印することが可能
である。この記号６５を読み取ることにより、各ＩＣチ
ップ９とブロー情報の対応付けが可能となる。

【００８２】また、ダイシング後にウエハー３上のＩＣ
チップ９の位置が認識可能であると、ウエハプロセスの
製造ばらつきに起因する不良の解析が容易となる。ウエ
ハプロセスの製造バラツキは、ウエハ面内でもかなり大
きく、ウエハ面内の不良の分布と製造バラツキの分布の
相関が取れると不良原因の特定が容易となる。

【００８３】実施例２２．以下の実施例においては、図
２〜図４に示されたフローのようにダイシング工程（ス
テップＳ１１）後にキャリアテープ上に設けられてバー
ンインテストされる場合について述べる。図３０で示し
たように、各ＩＣチップ９はダイシング工程（ステップ
Ｓ１１）によりチップ状態に切り離され、図３２に示さ
れるように、キャリアテープ７０上に所定の間隔をおい
て長手方向に配置される。配置される際、ＩＣチップ９
は、図３３及び図３４に示されるように、あらかじめＩ
Ｃチップ９のパッド７６の位置に対応するようキャリア
テープ７０上に圧着されたリードフレーム７８に半田ペ
ースト８０等により接続される。こうしてダイボンドさ
れたＩＣチップ９は、リードフレーム７８に接続された
端子（図示せず）を介して、バーンインテスト（ステッ
プＳ７）及びレーザートリミングプリテスト（ステップ
Ｓ２ａ）等のテストが可能となる。

【００８４】図３２及び図３３に示されるように、テー
プキャリア７０の両サイドには、アライメントホール７
２ａ及び７２ｂが設けられている。キャリアテープ７０
は、このアライメントホール７２ａ及び７２ｂにより、
図３１に示すようにリール７４に巻き取られたり、ま
た、供給装置（図示せず）により機械的に給送され、所
定位置に固定されたりする。また、アライメントホール
７２ａ及び７２ｂは図３３の部分拡大図に示されるよう
に互いに異なる形状を有しており、リール７４及び給送
装置にはアライメントホール７２ａ及び７２ｂと係合す
るための相補形の凸部が設けられているため、キャリア
テープ７０は表裏を逆にしてリール７４及び供給装置に
セットされる事はない。

【００８５】また、レーザートリミングプリテスト（ス
テップＳ２ａ）及びバーンインテスト（ステップＳ７）
等のテストにおいて不良と判定された不良のＩＣチップ
９は、図３２の２つの破線Ａ−Ａ及びＢ−Ｂに沿ってキ
ャリアテープ７０とともに切断され、他の良品のＩＣチ
ップ９と切り離される。ここで、キャリアテープ７０に
設けられているアライメントホール７２ａおよび７２ｂ
は、ＩＣチップ９の配置間隔と同じピッチａで設置され
ているため、不良のＩＣチップ９を切り離した後にキャ
リアテープ７０をつなぐと、アライメントホール７２ａ
及び７２ｂのピッチは元のピッチａと同じになり、不良
チップ切断後のモールド工程やテスト工程において、不
良チップを切断しなかった場合と同様に多数個のＩＣチ
ップ９を同時に処理できる。

【００８６】また、この実施例においては、図３２〜図
３４に示すように、キャリアテープ７０に窓８２を設け
たため、ＩＣチップ９の表面が窓８２を介して外部に露
出しており、レーザートリミングプリテスト及びバーン
インテスト後のレーザートリミング（ステップＳ２ｂ）
も可能である。

【００８７】この実施例においては、以上のように構成
されているので、レーザートリミングプリテスト及びバ
ーンインテスト等のテスト時に、リードフレーム７８を
介して入力信号を供給できるので、直接ＩＣチップ９の
パッド７６にプローブ２（図８参照）等を用いて入力信
号を供給する必要がなくテスト工程が容易となり、ま
た、ＩＣチップ９の表面上が窓８２により窓あき状態と
なっているのでバーンインテスト後のレーザートリミン
グ（ステップＳ２Ｂ）及び出荷テスト（ステップＳ１
０）等のテストが可能である。さらに、キャリアテープ
７０において、ＩＣチップ９の配置間隔と同間隔でアラ
イメントホール７２ａ及び７２ｂが設置されているた
め、不良のＩＣチップ９をキャリアテープ７０とともに
切り離した後も、切り離す前と同様に、モールド及びテ
スト等の多数同時処理工程の効率アップが可能である。

【００８８】実施例２３．上記実施例２２においては、
キャリアテープ７０に窓８２を設ける例について示した
が、この実施例は、図３５に示すように、ＩＣチップ９
を覆うようにキャリアテープ７０上に設けられたカバー
テープ８４に窓８６を設けるようにしたものである。図
のように、この実施例においては、カバーテープ８４
に、ＩＣチップ９の表面を外部に露出するための窓８６
をあらかじめ設けておき、図３に示すテストフローのダ
イシング及びボンディング工程（ステップＳ１１）の際
に、同時に、絶縁体からなるカバーテープ８４をＩＣチ
ップ９上に圧着して設ける。このカバーテープ８４は、
図３のステップＳ１２で設ける保護膜とは別に、ＩＣチ
ップ９に設けられたパッド７６やリードフレーム７８を
機械的に保護するために設けられるものである。

【００８９】この実施例においては、窓８６を通して、
ＩＣチップ９に設けられたバーンインモード信号用パッ
ド５５が外部に露出しているため、バーンインテストの
際に窓８６からバーンインモード信号用パッド５５に、
バーンインモード信号を供給するプローブ２を直接あて
てテストを行うことができる。この実施例においては、
ＩＣチップ９の外部からプローブ２によりバーンインモ
ード信号を与えるようにしたので、上記実施例１８及び
１９と同様に、確実にバーンインモード信号を通常時と
バーンインテスト時とで切り替えることができる。ま
た、上記実施例２２と同様に、ＩＣチップ９の表面上が
窓８６により窓あき状態となっているのでバーンインテ
スト後のレーザートリミング及び出荷テスト（ステップ
Ｓ１０）等のテストが可能である。

【００９０】

【発明の効果】請求項１の発明によれば、のべ２回のレ
ーザートリミングを行うことができるように第一および
第二の冗長手段を半導体集積回路装置に設け、１回目の
レーザートリミングにおいて、ウエハープロセス工程に
おいて生じた正規メモリセルアレイ中の不良メモリセル
を第一の冗長手段と置換し、その後バーンインテストを
行い、バーンインテストにおいて生じた正規メモリセル
アレイ中の不良メモリセルを２回目のレーザートリミン
グにおいて第二の冗長手段と置換するので、バーンイン
不良をも救済可能となり、歩留りが向上するとともに、
救済率向上に伴い、加工及び材料費の無駄がなくなり、
その分のコストの低減が図れる。

【００９１】請求項２の発明によれば、レーザートリミ
ングにより、正規メモリセルアレイの不良メモリセル
を、第一および第二の冗長手段である予備のメモリセル
と容易に機能上置換することができる。

【００９２】請求項３の発明によれば、正規メモリセル
アレイ中の不良メモリセルがビット単位で予備メモリセ
ル回路の予備のメモリセルと置換されるので、ビット不
良であることが多いバーンイン不良を効率よく置換でき
る。

【００９３】請求項４の発明によれば、バーンインテス
トの前後にのべ２回のレーザートリミングを行うことが
できるので、従来は救済出来なかったバーンイン不良を
も救済可能となり、歩留りが向上するとともに、救済率
向上に伴い、加工及び材料費の無駄がなくなり、その分
のコストの低減が図れる。

【００９４】請求項５の発明によれば、半導体集積回路
装置にバーンインテスト用信号を供給するためのプロー
ブを複数個設けたプローブカードを用いて、複数の半導
体集積回路装置を同時にバーンインテストするので、テ
スト時間を短縮することができる。

【００９５】請求項６〜８の発明によれば、バーンイン
テスト用信号を供給するか否かを切り替えるための切り
替え手段により、あらかじめ選択した半導体集積回路装
置のみにバーンインテスト用信号を供給してバーンイン
テストするので、テスト中の電流を低減することができ
る。

【００９６】請求項９の発明によれば、共通の配線パタ
ーンに複数の半導体集積回路装置を接続し、その配線パ
ターンを介してバーンインテスト用信号を同時に複数の
半導体集積回路装置に供給するようにしたので、テスト
時間を短縮することができ、テスト工程が容易になる。

【００９７】請求項１０の発明によれば、配線パターン
がポリシリコンにより構成されているので、ダイシング
時に屑が発生しないので、屑により半導体集積回路装置
に傷がつくことが防げ、歩留りを向上させることができ
る。

【００９８】請求項１１の発明によれば、バーンインテ
スト用信号を供給するか否かを切り替えるための切り替
え手段により、あらかじめ選択した半導体集積回路装置
のみにバーンインテスト用信号を供給してバーンインテ
ストするので、電流を低減することができるとともに、
各テストの目的に合わせて切り替えることができる。

【００９９】請求項１２の発明によれば、第一および第
二の冗長手段に、正規メモリセルアレイに与える負荷と
同等の負荷を与えてバーンインテストするので、第一及
び第二の冗長手段の初期不良を取り除くことができ、置
換後の初期不良の発生を事前に防ぐことができる。

【０１００】請求項１３の発明によれば、第二のレーザ
ートリミング工程において、正規メモリセルアレイの不
良メモリセルの救済の可否を、第一のレーザートリミン
グ工程の情報により判定してレーザートリミングを行う
ので、不必要なレーザートリミングを行うことがなく、
また、不良の解析も容易にできる。

【０１０１】請求項１４の発明によれば、ウエハー上に
設けられた複数の半導体集積回路装置は個々に切断さ
れ、絶縁性のテープ上に配置されてバーンインテストす
るようにしたので、不良品だけをテープとともに容易に
切り離し捨てることができ、かつ、良品は多数個同時に
処理することができる。

【０１０２】請求項１５の発明によれば、絶縁性のテー
プ上に設けられた半導体集積回路装置の表面が、そのテ
ープに設けられた窓から外部に露出されているので、バ
ーンインテスト後のレーザートリミングや出荷テストが
その窓を介して容易に行うことができる。

【０１０３】請求項１６の発明によれば、半導体集積回
路装置の表面を外部に露出するための窓を備えたカバー
テープが設けられているため、半導体集積回路装置の表
面を外部に露出しているため、その窓を介して、バーン
インテスト後のレーザートリミングや出荷テストがその
窓を介して容易に行うことができるとともに、カバーテ
ープによりリードフレームやパッドを機械的損傷から保
護することができる。

【図面の簡単な説明】

【図１】 実施例１の製造工程のフローを示したフロー
チャートである。

【図２】 実施例１の製造工程のフローの変形例を示し
たフローチャートである。

【図３】 実施例２の製造工程のフローを示したフロー
チャートである。

【図４】 実施例３の製造工程のフローを示したフロー
チャートである。

【図５】 実施例４におけるプローブカードを示した側
面図である。

【図６】 実施例５におけるプローブカードの構成を示
した概略図である。

【図７】 実施例６におけるプローブカードを示した側
面図である。

【図８】 実施例６における半導体集積回路装置に設け
られた信号を供給するか否か切り替えるための切り替え
手段を示した側面図である。

【図９】 実施例７におけるプローブカードを示した側
面図である。

【図１０】 実施例７における半導体集積回路装置に設
けられた信号を供給するか否か切り替えるための切り替
え手段を示した側面図である。

【図１１】 実施例８における半導体集積回路装置に設
けられた信号を供給するか否か切り替えるための切り替
え手段を示した側面図である。

【図１２】 図８及び図１０に示した切り替え手段を半
導体集積回路装置に設けた状態のウエハーを示した上面
図である。

【図１３】 図８及び図１０に示した切り替え手段を半
導体集積回路装置に設ける際に用いるレティクルを示し
た上面図である。

【図１４】 実施例１０における共通配線を示した上面
図である。

【図１５】 実施例１０における共通配線を示した上面
図である。

【図１６】 実施例１１における共通配線を示した上面
図である。

【図１７】 実施例１２における切り替え手段を示した
上面図である。

【図１８】 実施例１３における切り替え手段を示した
上面図である。

【図１９】 実施例１４における本発明の冗長機能の構
成を示したブロック図である。

【図２０】 実施例１５における本発明の冗長機能の構
成を示したブロック図である。

【図２１】 実施例１６における本発明の冗長機能の構
成を示したブロック図である。

【図２２】 実施例１６における通常の動作時の波形図
である。

【図２３】 実施例１６におけるバーンインテスト時の
波形図である。

【図２４】 実施例１７におけるバーンインモード信号
発生手段を示したブロック図である。

【図２５】 実施例１８におけるバーンインモード信号
発生手段を示したブロック図である。

【図２６】 実施例１８におけるバーンインモード信号
発生手段にプローブにより信号を供給している状態を示
した上面図である。

【図２７】 実施例１９における実施例１８の変形例を
示した上面図である。

【図２８】 実施例２０における本発明の冗長機能の構
成を示したブロック図である。

【図２９】 実施例２１における製造工程のフローを示
したフローチャートである。

【図３０】 ダイシング工程を示した上面図である。

【図３１】 実施例２２における半導体集積回路装置が
キャリアテープ上に配置された状態を示す側面図であ
る。

【図３２】 実施例２２における半導体集積回路装置が
キャリアテープ上に配置された状態を示す上面図であ
る。

【図３３】 実施例２２における半導体集積回路装置が
キャリアテープ上に配置された状態を示す部分拡大図で
ある。

【図３４】 実施例２２における半導体集積回路装置が
キャリアテープ上に配置された状態を示す断面図であ
る。

【図３５】 実施例２３におけるカバーテープに設けら
れた窓を示した上面図である。

【図３６】 従来の冗長機能の構成を示したブロック図
である。

【図３７】 従来の製造工程のフローを示したフローチ
ャートである。

【図３８】 従来の冗長機能の構成を示した部分拡大ブ
ロック図である。

【図３９】 従来のバーンインテスト時の波形図であ
る。

【図４０】 従来の冗長機能の他の構成例を示した部分
拡大ブロック図である。

【符号の説明】

１ プローブカード、２ プローブ、３ ウエハー、９
ＩＣチップ、１６共通配線、３４ 正規メモリセルア
レイ、３５，１０５ 予備メモリセルアレイ（第一の冗
長手段）、３７ 予備メモリセルアレイ（第二の冗長手
段）、４０予備メモリセル回路（第二の冗長手段）、６
１，６２ ヒューズ、７０ キャリアテープ、８２，８
６ 窓、８４ カバーテープ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 21/822 (72)発明者 近藤 攝 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内 (72)発明者 東出 佳子 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有する正規メモリセ
   ルアレイと、 上記正規メモリセルアレイに電気的に接続され、上記正
   規メモリセルアレイ中のメモリセルのアドレスを指定す
   るためのアドレス信号を出力するアドレス手段と、 上記正規メモリセルアレイと並列に上記アドレス手段に
   電気的に接続され、上記正規メモリセルアレイ中の不良
   メモリセルを置換するための第一の冗長手段と、 上記第一の冗長手段と上記アドレス手段とに電気的に接
   続され、上記正規メモリセルアレイ中の上記不良メモリ
   セルのアドレスがあらかじめプログラムされ、上記アド
   レス手段から上記不良メモリセルのアドレスと一致する
   アドレス信号が入力されたときに、上記不良メモリセル
   が上記第一の冗長手段と機能上置換されるように制御す
   る第一の制御手段と、 上記正規メモリセルアレイ及び上記第一の冗長手段とそ
   れぞれ並列に上記アドレス手段に電気的に接続され、上
   記正規メモリセルアレイ中の不良メモリセルを置換する
   ための第二の冗長手段と、 上記第二の冗長手段と上記アドレス手段とに電気的に接
   続され、上記正規メモリセルアレイ中の上記不良メモリ
   セルのアドレスがあらかじめプログラムされ、上記アド
   レス手段から上記不良メモリセルのアドレスと一致する
   アドレス信号が入力されたときに、上記不良メモリセル
   が上記第二の冗長手段と機能上置換されるように制御す
   る第二の制御手段とを備えたことを特徴とする半導体集
   積回路装置。
2. 【請求項２】 上記第一の冗長手段が、上記正規メモリ
   セルアレイ中の不良メモリセルを置換するための複数の
   予備のメモリセルを有する予備メモリセルアレイにより
   構成され、 上記第二の冗長手段が、上記正規メモリセルアレイ中の
   不良メモリセルを置換するための複数の予備のメモリセ
   ルを有する予備メモリセルアレイにより構成されている
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 【請求項３】 上記第一の冗長手段が、上記正規メモリ
   セルアレイ中の不良メモリセルを置換するための複数の
   予備のメモリセルを有する予備メモリセルアレイにより
   構成され、 上記第二の冗長手段が、上記正規メモリセルアレイ中の
   不良メモリセルをビット単位で置換するための複数の予
   備のメモリセルを有する予備メモリセル回路により構成
   され、 上記第二の制御手段が、 上記アドレス手段に電気的に接続され、上記正規メモリ
   セルアレイ中の上記不良メモリセルのアドレスがあらか
   じめプログラムされる切替制御回路と、 上記正規メモリセルと上記切替制御回路とに電気的に接
   続された第一の切替回路と、 上記予備メモリセル回路と上記切替制御回路とに電気的
   に接続された第二の切替回路とを備え、 上記切替制御回路が、上記第一の切替回路と上記第二の
   切替回路とを制御することを特徴とする請求項１記載の
   半導体集積回路装置。
4. 【請求項４】 複数のメモリセルを有する正規メモリセ
   ルアレイと、上記正規メモリセルアレイに電気的に接続
   され、上記正規メモリセルアレイ中のメモリセルのアド
   レスを指定するためのアドレス信号を出力するアドレス
   手段と、上記正規メモリセルアレイに対して並列に上記
   アドレス手段に電気的に接続され、上記正規メモリセル
   アレイ中の不良メモリセルを置換するための第一の冗長
   手段と、上記第一の冗長手段と上記アドレス手段とに電
   気的に接続され、上記正規メモリセルアレイ中の上記不
   良メモリセルのアドレスをプログラムし、上記アドレス
   手段から上記不良メモリセルのアドレスと一致するアド
   レス信号が入力されたときに、上記不良メモリセルが上
   記第一の冗長手段と機能上置換されるように制御するた
   めの第一の制御手段と、上記正規メモリセルアレイ及び
   上記第一の冗長手段に対して並列に上記アドレス手段に
   電気的に接続され、上記正規メモリセルアレイ中の不良
   メモリセルを置換するための第二の冗長手段と、上記第
   二の冗長手段に電気的に接続され、上記正規メモリセル
   アレイ中の上記不良メモリセルのアドレスをプログラム
   し、上記アドレス手段から上記不良メモリセルのアドレ
   スと一致するアドレス信号が入力されたときに、上記不
   良メモリセルが上記第二の冗長手段と機能上置換される
   ように制御するための第二の制御手段とを備えた半導体
   集積回路装置を用意する工程と、 上記第一の制御手段に、上記正規メモリセルアレイ中の
   不良メモリセルのアドレスをプログラムする第一のレー
   ザートリミング工程と、 上記半導体集積回路装置をバーンインテストするバーン
   インテスト工程と、 上記バーンインテストにおいて発生した上記メモリセル
   アレイ中の不良メモリセルのアドレスを上記第二の制御
   手段にプログラムする第二のレーザートリミング工程と
   を備えたことを特徴とする半導体集積回路装置の製造方
   法。
5. 【請求項５】 上記バーンインテスト工程において、 半導体集積回路装置に電気的に接触してバーンインテス
   ト用信号を供給するためのプローブを複数個備えたプロ
   ーブカードを用意し、 上記プローブカードの上記プローブにより、複数の半導
   体集積回路に同時に上記バーンインテスト用信号を供給
   してバーンインテストを行うことを特徴とする請求項４
   記載の半導体集積回路装置の製造方法。
6. 【請求項６】 上記バーンインテスト工程において、 上記バーンインテスト用信号を供給するか否かを切り替
   えるための切り替え手段を用意し、 あらかじめ選択した半導体集積回路装置にのみ上記バー
   ンインテスト用信号を供給してバーンインテストを行う
   ことを特徴とする請求項５記載の半導体集積回路装置の
   製造方法。
7. 【請求項７】 上記切り替え手段を上記プローブに設け
   たことを特徴とする請求項６記載の半導体集積回路装置
   の製造方法。
8. 【請求項８】 上記切り替え手段を上記半導体集積回路
   装置に設けたことを特徴とする請求項６記載の半導体集
   積回路装置の製造方法。
9. 【請求項９】 上記バーンインテスト工程において、 複数の半導体集積回路装置を共通の配線パターンに電気
   的に接続し、 上記配線パターンを介して複数の半導体集積回路に同時
   に上記バーンインテスト用信号を供給してバーンインテ
   ストを行うことを特徴とする請求項４記載の半導体集積
   回路装置の製造方法。
10. 【請求項１０】 上記配線パターンがポリシリコンによ
    り構成されたことを特徴とする請求項９記載の半導体集
    積回路装置の製造方法。
11. 【請求項１１】 上記バーンインテスト用信号を供給す
    るか否かを切り替えるための切り替え手段を、上記半導
    体集積回路装置と上記配線パターンとの間に設けたこと
    を特徴とする請求項９記載の半導体集積回路装置の製造
    方法。
12. 【請求項１２】 上記バーンインテスト工程において、 上記正規メモリセルアレイのメモリセルと上記第一の冗
    長手段と上記第二の冗長手段とに同等の負荷を与えてバ
    ーンインテストを行うことを特徴とする請求項４記載の
    半導体集積回路装置の製造方法。
13. 【請求項１３】 上記第一のレーザートリミング工程に
    おけるレーザートリミングに関する情報を格納する工程
    を備え、 上記第二のレーザートリミング工程において、上記正規
    メモリセルアレイの不良メモリセルの救済の可否を上記
    情報により判定してレーザートリミングを行うことを特
    徴とする請求項４記載の半導体集積回路装置の製造方
    法。
14. 【請求項１４】 ウエハー上に形成された複数の上記半
    導体集積回路装置を上記ウエハーから個々に切り離すダ
    イシング工程と、 上記半導体集積回路装置を、リードフレームを表面に備
    えた絶縁性のテープ上に配置し、上記リードフレームに
    電気的に接続する工程とを備えたことを特徴とする請求
    項４記載の半導体集積回路装置の製造方法。
15. 【請求項１５】 上記半導体集積回路装置の表面を外部
    に露出するための窓を上記テープに設けたことを特徴と
    する請求項１４記載の半導体集積回路装置の製造方法。
16. 【請求項１６】 上記テープ上に配置された上記半導体
    集積回路の表面を外部に露出するための窓を有した絶縁
    性のカバーテープを、上記半導体集積回路装置上に設け
    る工程を備えたことを特徴とする請求項１４記載の半導
    体集積回路装置の製造方法。