JPH087596A

JPH087596A - 半導体メモリ

Info

Publication number: JPH087596A
Application number: JP6142694A
Authority: JP
Inventors: Naoharu Shinozaki; 直治篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-06-24
Filing date: 1994-06-24
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】２つの半導体メモリのそれぞれのメモリセルア
レイの正常な部分を組み合わせて、１つの半導体メモリ
を再生できる、経済的で新規な技術の提供。【構成】カラムアドレス信号を取り込んで相補カラムア
ドレス信号を出力するカラムアドレスバッファと、ロウ
アドレス信号を取り込んで相補ロウアドレス信号を出力
するロウアドレスバッファと、前記相補カラムアドレス
信号をデコードしてメモリセルアレイの１つのカラムを
選択するカラムデコーダと、前記相補ロウアドレス信号
をデコードしてメモリセルアレイの１つのロウを選択す
るロウデコーダとを具備する半導体メモリにおいて、前
記相補カラムアドレス信号または前記相補ロウアドレス
信号の各相補ビット対のうち、最大の重み値を有する特
定の相補ビット対の一方のビットの論理を所定論理に固
定可能な論理固定手段を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリの欠陥救
済技術に関し、特に、不良と判定された２個の半導体メ
モリの正常部分を使って１個の半導体メモリを再生する
新規で経済的な技術に関する。

【０００２】

【従来の技術】一般に、メモリセルアレイのような繰り
返しを多く含む回路部分では、あらかじめ同一構成の回
路（以下「冗長回路」と言う）を作り込んでおき、欠陥
部分のアドレスをプログラムして、実際のアドレスがそ
の欠陥アドレスと一致したときに、欠陥部分の代わりに
冗長回路を置換使用するという欠陥救済策が採られてい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、かかる
一般的な従来技術にあっては、欠陥部分を冗長回路で置
き換えるものであったため、救済可能な欠陥の最大数が
冗長回路の規模や数で決まってしまい、たとえば、最大
数を超えた欠陥を含むメモリセルアレイの場合で、その
欠陥部分がメモリセルアレイの一部の領域に集中してい
る場合、言い換えればメモリセルアレイの大部分が正常
な場合であっても、そのチップ全体を不良品として破棄
せざるを得ないという問題点があった。

【０００４】図１０は、問題点を説明する図であり、同
図（ａ）は良品として処理される場合、同図（ｂ）は不
良品として処理される場合を表している。簡単化のため
に、冗長回路（冗長メモリセルアレイ１）は、メモリセ
ルアレイ２の１つのカラム（またはロウ；以下「カラ
ム」で代表）を救済できる規模としてある。図におい
て、欠陥（×印）を含むカラムの数が冗長回路１の規模
と同一（本例では１つ）の場合には、このカラムを冗長
回路１と置換するだけで欠陥を救済できる。しかし、欠
陥を含むカラムの数が冗長回路１の規模を越える（たと
えば２つまたは２つ以上）場合には、冗長回路１の規模
に相当するカラム（本例では１カラム）しか救済でき
ず、他の欠陥カラムが救済不可となってしまうから、不
本意ながら、不良品として処理せざるを得ない。

【０００５】こうした不具合に対する手っ取り早い対策
は、冗長回路１の規模を増やすことであるが、メモリセ
ルアレイ２の欠陥数は常に多いとは限らないから、冗長
回路１のむやみな規模増大はコスト的な不利を招くだけ
であり、根本的な解決策とはなり得ない。

【０００６】

【目的】そこで、本発明の目的は、２つの半導体メモリ
のそれぞれのメモリセルアレイの正常な部分を組み合わ
せて、１つの半導体メモリを再生できる、経済的で新規
な技術の提供にある。

【０００７】

【課題を解決するための手段】請求項１記載の発明は、
カラムアドレス信号を取り込んで相補カラムアドレス信
号を出力するカラムアドレスバッファと、ロウアドレス
信号を取り込んで相補ロウアドレス信号を出力するロウ
アドレスバッファと、前記相補カラムアドレス信号をデ
コードしてメモリセルアレイの１つのカラムを選択する
カラムデコーダと、前記相補ロウアドレス信号をデコー
ドしてメモリセルアレイの１つのロウを選択するロウデ
コーダとを具備する半導体メモリにおいて、前記相補カ
ラムアドレス信号または前記相補ロウアドレス信号の各
相補ビット対のうち、最大の重み値を有する特定の相補
ビット対の一方のビットの論理を所定論理に固定可能な
論理固定手段を備えたことを特徴とする。

【０００８】請求項２記載の発明は、請求項１記載の発
明において、前記相補カラムアドレス信号または前記相
補ロウアドレス信号の各相補ビット対のうち、最大の重
み値を有する特定の相補ビット対の各ビットの論理を交
換可能な論理交換手段を備えたことを特徴とする。

【０００９】

【作用】メモリセルアレイの特定のカラムと特定のロウ
の交点の指定（番地の指定）は、カラムアドレス信号と
ロウアドレス信号の組み合わせで行われる。特定のカラ
ムはカラムアドレス信号の値で、また、特定のロウはロ
ウアドレス信号の値で決まる。

【００１０】ここで、カラム（またはロウ；以下カラム
で代表）の数を便宜的に、Ｃ₀からＣ₇までの８本と仮
定すると、この中の１本を特定するには、８＝２³であ
るから、カラムアドレス信号のビット数は少なくとも３
ビットになる。最上位のビット（ＭＳＢ：Most Signifi
cant Bit）を符号Ｂ₀で、次位のビットを符号Ｂ₁で、
また、最下位のビット（ＬＳＢ：Least Significant Bi
t ）を符号Ｂ₂で表すことにすると、Ｂ₀（及びその逆
相信号）は８本のカラムの１／２（Ｃ₀〜Ｃ₃またはＣ
₄〜Ｃ₇）を指定するために用いられ、Ｂ₁（及びその
逆相信号）はさらにその半分すなわち１／４（Ｃ₀とＣ
₁、Ｃ₂とＣ₃、Ｃ₄とＣ₅またはＣ₆とＣ₇）を指定
するために用いられ、Ｂ₂（及びその逆相信号）はさら
にその半分すなわち１／８（Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃、
Ｃ₄、Ｃ₅、Ｃ₆またはＣ₇）を指定するために用いら
れる。

【００１１】今、たとえば、カラムのＣ₄に欠陥があっ
たとすると、このＣ₄は、８本のカラムの半分のグルー
プ（便宜的にＧ_A1）に含まれる。言い換えれば、残り半
分のグループ（便宜的にＧ_B1）は正常であるから、この
Ｇ_B1と同グループ（便宜的にＧ_B2）に欠陥を含む他の半
導体メモリ、言い換えればＧ_A1と同グループ（便宜的に
Ｇ_A2）が正常な半導体メモリと組み合わせが可能であれ
ば、互いの正常なグループ（Ｇ_B1、Ｇ_A2）を使って１つ
の半導体メモリを再生できる。

【００１２】これには、２つの半導体メモリ間でアドレ
ス信号を共有すればよく、且つ、それぞれの半導体メモ
リの不良グループを特定するアドレスビット（Ｂ₀また
はその逆相信号）を所定論理に固定すればよい。所定論
理は、もちろん当該不良グループを非選択とするための
論理であり、それぞれの半導体メモリの仕様から決まる
ハイレベルまたはローレベルの論理である。

【００１３】したがって、請求項１記載の発明では、相
補カラムアドレス信号または相補ロウアドレス信号の各
相補ビット対のうち、最大の重み値を有する特定の相補
ビット対の一方のビット（上記例では、Ｂ₀またはその
逆相信号）の論理を所定論理に固定可能であるから、当
該一方のビットと不良グループ（上記例ではＧ_A1）とを
対応させることにより、この不良グループを恒久的な非
選択状態とすることができ、見かけ上、当該不良グルー
プを構成から取り除くことができる。その結果、残され
た正常なグループ（上記例ではＧ_B1）と、このグループ
とは逆のグループ（上記例ではＧ_A2）が正常な他の半導
体メモリとの組み合わせが可能となり、２つの半導体メ
モリを組み合わせて１つの半導体メモリを再生できるよ
うになる。

【００１４】ところで、請求項１記載の発明は、異なる
グループ同士の組み合わせを対象としたもので、同一の
グループ同士の組み合わせは考えていない。しかし、常
に異なるグループ同士の組み合わせばかりとは言えない
から、組み合わせの自在性という点で不十分である。請
求項２記載の発明では、上記最大の重み値を有する特定
の相補ビット対の一方のビット（不良グループの指定ビ
ット）の論理固定に加え、同特定の相補ビット対の各ビ
ットの論理を交換可能にしている。これによれば、正常
グループがたとえば上記例のＧ_B1であった場合、論理交
換によって、このＧ_B1を仮想的にＧ_A1として取り扱うこ
とができる。したがって、たとえばＧ_B1（仮想的に
Ｇ_A1）とＧ _B2の組み合わせのように、同一のグループ同
士の組み合わせが可能となり、再生の自在性を高めるこ
とができる。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図７は本発明に係る半導体メモリの第１実
施例を示す図である。図１において、１１はロウ（行）
アドレス信号を取り込むロウアドレスバッファ、１２は
ロウアドレス信号をデコードしてメモリセルアレイ１３
のロウを選択するロウデコーダ、１４はカラム（列）ア
ドレス信号を取り込むカラムアドレスバッファ、１５は
カラムアドレス信号をデコードしてメモリセルアレイ１
３のカラムを選択するカラムデコーダである。ここで、
１６は冗長ロウデコーダ、１７は冗長カラムデコーダ、
１８は冗長ロウ、１９は冗長カラムであり、これらの冗
長ロウデコーダ１６、冗長カラムデコーダ１７、冗長ロ
ウ１８及び冗長カラム１９は、一体として冗長回路２０
を構成している。

【００１６】なお、本発明の意図するところは、２つの
半導体メモリのそれぞれのメモリセルアレイ１３の正常
な部分を組み合わせて１つの半導体メモリを再生すると
いう点にあり、この点において、冗長回路２０は必須の
要件ではない。冗長回路２０による欠陥救済がなくて
も、その欠陥がメモリセルアレイ１３の一部または偏っ
た領域に集中していれば、そのメモリセルアレイ１３の
大部分が使用可能であるからである。

【００１７】ちなみに、冗長回路２０の動作は以下のと
おりである。カラムアドレスバッファ１４の出力（相補
カラムアドレス信号）は、カラムデコーダ１５と冗長カ
ラムデコーダ１７に入力されている。入力されたアドレ
スが冗長カラムデコーダ１７にプログラムされている欠
陥カラムアドレスに一致すると、冗長カラム１９が選択
され、同時に、所定の信号（ＮＥＤ_C）によってカラム
デコーダ１５が非活性化されて欠陥カラムの置換が行わ
れる。ロウの救済も同様で、ロウアドレスバッファ１１
の出力（相補ロウアドレス信号）は、ロウデコーダ１２
と冗長ロウデコーダ１６に入力されている。入力された
アドレスが冗長ロウデコーダ１６にプログラムされてい
る欠陥ロウアドレスに一致すると、冗長ロウ１８が選択
され、同時に、所定の信号（ＮＥＤ_R）によってロウデ
コーダ１２が非活性化されて欠陥ロウの置換が行われ
る。

【００１８】ここで、本実施例の特徴は、ロウアドレス
バッファ１１の出力（相補ロウアドレス信号）の最上位
ビットの論理を操作するロウ側の論理操作回路２１と、
カラムアドレスバッファ１４の出力（相補カラムアドレ
ス信号）の最上位ビットの論理を操作するカラム側の論
理操作回路２２とを備えた点にある。ただし、これら２
つの論理操作回路２１、２２は、その双方を具備するこ
とがベストモードであるが、いずれか一方だけでもかま
わない。たとえば、メモリセルアレイ１３の正常部分の
区分けをロウ単位で行う場合にはロウ側の論理操作回路
２１があればよく、または、カラム単位で行う場合には
カラム側の論理操作回路２２があればよい。

【００１９】図２は、説明の簡単化のために、アドレス
構成をＡ₀〜Ａ₂（ただしＡ₀：ＭＳＢ、Ａ₂：ＬＳ
Ｂ）の３ビットとした場合のロウアドレスバッファ１
１、ロウ側の論理操作回路２１及びロウデコード１２を
含む要部構成図である。なお、カラム側の該当部分の構
成もこれとほぼ同等であり、適宜にロウをカラムと読み
換えればよい。

【００２０】ロウアドレスバッファ１１は、ロウアドレ
ス信号の各ビットＡ₀〜Ａ₂を同相で出力する他、各ビ
ットＡ₀〜Ａ₂の逆相信号Ａ_0X〜Ａ_2X（添字のＸは逆相
であることを表している）を生成するための反転バッフ
ァゲート１１₀〜１１₂を備えている。要するに、ロウ
アドレスバッファ１１は、Ａ₀とＡ_0X、Ａ₁とＡ_1X、Ａ
₂とＡ_2Xといった３組の相補ビット対からなる相補ロウ
アドレス信号を出力するものである。

【００２１】ロウデコーダ１２は、３ビットのアドレス
信号で表現できる２³＝８個のアンドゲート１２₀〜１
２₇を備えており、それぞれのアンドゲート１２₀〜１
２₇には、相補アドレス信号のビットの組み合わせが入
力されている。論理操作回路２１によって論理操作され
た（または論理操作されなかった）ビットＡ₀（便宜的
にダッシュ付きのＡ₀′で表す）は、上半分の４つのア
ンドゲート１２₇〜１２₄に入力され、論理操作回路２
１によって論理操作された（または論理操作されなかっ
た）ビットＡ_0X（便宜的にダッシュ付きのＡ_0X′で表
す）は、下半分の４つのアンドゲート１２₃〜１２₀に
入力され、ビットＡ₁は下から１番目、３番目、５番目
及び７番目のアンドゲート１２₁、１２₃、１２₅、１
２₇に入力され、ビットＡ_1Xは下から０番目、２番目、
４番目及び６番目のアンドゲート１２₀、１２₂、１２
₄、１２₆に入力され、ビットＡ₂は下から２番目、３
番目、６番目及び７番目のアンドゲート１２₂、１
２₃、１２₆、１２₇に入力され、ビットＡ_2Xは下から
０番目、１番目、４番目及び５番目のアンドゲート１２
₀、１２₁、１２₄、１２₅に入力されており、結局、
各アンドゲート１２₀〜１２₇には、それぞれ異なる組
み合わせの３つの信号が入力されている。

【００２２】各アンドゲート１２₀〜１２₇の出力に
は、図示を略したメモリセルアレイの８本のロウＲ₀〜
Ｒ₇がそれぞれ接続されており、３つの入力信号のすべ
てがハイレベルとなった任意の１つのアンドゲートにつ
ながる１つのロウが活性化（選択）されるようになって
いる。図３は、ロウ側の論理操作回路２１の具体的な構
成図である。この論理操作回路２１は、相補ロウアドレ
ス信号の各相補ビット対のうち、最大の重み値を有する
特定の相補ビット対（ここではＡ₀とＡ_0Xの相補ビット
対）の各ビットの論理を操作する同一構成の２つの回路
２１ａ、２１ｂからなっている。ビットＡ₀の論理を操
作する第１の回路２１ａを代表に説明すると、ヒューズ
切断等のプログラムによってハイレベルとなる第１のプ
ログラム信号Ｐ₁を出力するプログラム部３０ａと、第
１のプログラム信号Ｐ₁を段ごとに反転させながら伝達
する３段のインバータゲート３１ａ、３２ａ、３３ａ
と、２段目のインバータゲート３２ａの出力（Ｐ₁と同
相の信号）の論理に応答してオンオフするトランスファ
ゲート３４ａ及びｎＭＯＳ３５ａとを備えている。な
お、第２の回路２１ｂについては、第１の回路２１ａと
同一の回路要素に同一の符号（ただし添字ｂで識別）を
付してある。

【００２３】トランスファゲート３４ａ／３４ｂは、プ
ログラム信号Ｐ₁／Ｐ₂がローレベルのとき（非プログ
ラム状態のとき）にオンとなり、ビットＡ₀／Ａ_0Xをそ
のままの論理で通過（Ａ₀→Ａ₀′／Ａ_0X→Ａ_0X′）さ
せるが、プログラム信号Ｐ₁／Ｐ₂がハイレベルのとき
（プログラム状態のとき）には、オフとなってビットＡ
₀／Ａ_0Xの通過を完全に阻止する。一方、ｎＭＯＳ３５
ａ／３５ｂは、プログラム信号Ｐ₁／Ｐ₂がローレベル
のとき（非プログラム状態のとき）には、オフとなって
なんの影響も与えないが、プログラム信号Ｐ₁／Ｐ₂が
ハイレベルのとき（プログラム状態のとき）には、オン
となってビットＡ₀′／Ａ_0X′の論理を接地電位（ロー
レベル）に固定する。

【００２４】したがって、第１の回路２１ａ及び第２の
回路２１ｂは、相補ロウアドレス信号の各相補ビット対
のうち、最大の重み値を有する特定の相補ビット対（こ
こではＡ₀とＡ_0Xのビット対）のそれぞれのビットを、
プログラム信号Ｐ₁／Ｐ₂の状態に応じてそのまま通過
させたり、ローレベルに固定したりすることができるも
のであり、本発明の要旨に記載の論理固定手段に相当す
るものである。

【００２５】なお、図４は、プログラム部３０ａ、３０
ｂに共通の構成図であり、電源Ｖ_CCと接地電位との間
に、ｐＭＯＳ４０、第１のヒューズ４１、第２のヒュー
ズ４２及びｎＭＯＳ４３を直列に接続して構成したもの
である。ｐＭＯＳ４０とｎＭＯＳ４３のゲートは接地電
位につながっており、第１のヒューズ４１を切断すると
プログラム信号Ｐ₁／Ｐ₂が接地電位（ローレベル）と
なり、第２のヒューズ４２を切断すると同プログラム信
号Ｐ₁／Ｐ₂が電源電位（ハイレベル）となる。本実施
例では、第２のヒューズ４２を切断することを「プログ
ラムする」と言う。

【００２６】以上のような構成において、第１の回路２
１ａ及び第２の回路２１ｂのいずれもプログラム状態に
ないと仮定する。この場合、Ａ₀→Ａ₀′且つＡ_0X→Ａ
_0X′であり、ロウデコーダ１２には、相補ロウアドレス
信号の各相補ビット対がそのままの論理で入力されてい
る。今、ロウアドレス信号Ａ₀、Ａ₁、Ａ₂の組み合わ
せを［０００₍₂₎］（１０進表記で０）とすると、各相
補ビット対の論理は、次表１のとおりとなる。

【００２７】これらのビットのうち、ハイレベルの３つのビット（Ａ
_0X、Ａ_1X、Ａ_2X）が入力しているアンドゲートは、図２
において、０番目のアンドゲート１２₀である。したが
って、この場合の選択ロウは、０番目のＲ₀となる。

【００２８】ここで、ロウアドレス信号のＭＳＢ
（Ａ₀）だけを反転させるみる。この場合のロウアドレ
ス信号Ａ₀、Ａ₁、Ａ₂の組み合わせは［１００₍₂₎］
（１０進表記で４）となり、各相補ビット対の論理は、
次表２のとおりとなる。これらのビットのうち、ハイレベルの３つのビット（Ａ
₀、Ａ_1X、Ａ_2X）が入力しているアンドゲートは、図２
において、４番目のアンドゲート１２₄である。したが
って、この場合の選択ロウは、４番目のＲ₄となる。

【００２９】これらの２つの場合の比較では、ロウアド
レス信号のＭＳＢの論理を反転させただけで、選択ロウ
が０番目（Ｒ₀）から４番目（Ｒ₄）へと変化している
ことが認められる。すなわち、ロウアドレス信号のＭＳ
Ｂ（Ａ₀）は、０番から３番までのグループと４番から
７番までのグループのいずれかを指定するためのもので
あり、他のビット（Ａ₁、Ａ₂）は、その指定グループ
内でのロウの位置を示すためのものである。

【００３０】ここで、論理操作回路２１内の２つの回路
２１ａ、２１ｂのいずれか一方、たとえば、第１の回路
２１ａをプログラム状態にする（第１のプログラム信号
Ｐ₁だけをハイレベルにする）。図３において、ハイレ
ベルのＰ₁に応答して第１の回路２１ａのトランスファ
ゲート３４ａがオフし、同じく、ハイレベルのＰ₁に応
答して第１の回路２１ａのｎＭＯＳ３５ａがオンする。
したがって、最大の重み値を有する相補ビット対
（Ａ₀、Ａ_0X）の一方のビット（本例ではＡ₀）のトラ
ンスファゲート３４ａの通過が阻止され、同時に、オン
状態のｎＭＯＳ３５ａによって論理操作回路２１の１つ
の出力（Ａ₀′）がローレベルに固定される。

【００３１】したがって、上記２つのアドレス信号例
（［０００₍₂₎］、［１００₍₂₎］）を当てはめてみる
と、それぞれ次表３、４のとおりになる。（以下余白）ただし、※印はプログラム信号Ｐ₁によってローレベル
に固定されていることを表している。

【００３２】表３では、Ａ_0X、Ａ_1X及びＡ_2Xの３つのビ
ットがハイレベルとなっているため、上表１と同様に０
番目のロウＲ₀が選択されるが、表４では、Ａ_1XとＡ_2X
の２つのビットしかハイレベルになっていない。ロウデ
コーダ１２の８つのアンドゲート１２₀〜１２₇は、い
ずれもハイレベルの信号が３つ揃わないとロウを選択し
ないようになっているから、表４の場合には、いずれの
ロウも非選択状態となり、結局、アドレスを明示的に指
定したにも関わらず、メモリセルアレイに対するアドレ
ッシングは行われない。

【００３３】以上の例は、第１のプログラム信号Ｐ₁を
ハイレベルにした場合である。この場合、ロウアドレス
信号のＭＳＢ（Ａ₀）がローレベルである限り、他のビ
ット（Ａ₁、Ａ₂）の組み合わせに応じて０番目から３
番目までのロウの１つを選択できるが、ロウアドレス信
号のＭＳＢがハイレベルのときには、他のビットの組み
合わせには関係なく、すべてのロウが選択できなくな
る。要するに、この場合（Ｐ₁＝ハイレベル）には、０
番目から３番目までのロウだけが選択可能で、残りの４
番目から７番目までのロウは完全な選択禁止状態にな
る。

【００３４】一方、第２のプログラム信号Ｐ₂をハイレ
ベルにした場合には、上記とは逆に、ロウアドレス信号
のＭＳＢ（Ａ₀）がハイレベルである限り、他のビット
（Ａ ₁、Ａ₂）の組み合わせに応じて４番目から７番目
までのロウの１つを選択できるが、ロウアドレス信号の
ＭＳＢがローレベルのときには、他のビットの組み合わ
せには関係なく、すべてのロウが選択できなくなる。要
するに、この場合（Ｐ ₂＝ハイレベル）には、４番目か
ら７番目までのロウだけが選択可能で、残りの０番目か
ら３番目までのロウは完全な選択禁止状態になる。

【００３５】図５は、かかる選択区分を概念的に示す図
であり、実線で囲った枠は半導体メモリの記憶空間をイ
メージしている。枠は破線で上下に２等分されており、
下半分は０番目から３番目までのロウを含む領域（以下
「領域Ａ」と言う）、上半分は４番目から７番目までの
ロウを含む領域（以下「領域Ｂ」と言う）である。第１
のプログラム信号Ｐ₁をハイレベルにすると、領域Ｂが
選択禁止になり、一方、第２のプログラム信号Ｐ₂をハ
イレベルにすると、領域Ａが選択禁止になる。

【００３６】今、図６に示すように、異なる領域に欠陥
を含む同一種類の２つの半導体メモリを想定する。図６
において、第１の半導体メモリ５０は領域Ａが不良であ
り、第２の半導メモリ５１は領域Ｂが不良である。言い
換えれば、第１の半導体メモリ５０は領域Ｂが正常であ
り、第２の半導体メモリ５１は領域Ａが正常である。第
１の半導体メモリ５０については、不良の領域Ａを選択
禁止にするために、第２のプログラム信号Ｐ₂をハイレ
ベルにする。一方、第２の半導体メモリ５１について
は、不良の領域Ｂを選択禁止にするために、第１のプロ
グラム信号Ｐ₁をハイレベルにする。そして、これらの
２つの半導体メモリ５０、５１を組み合わせて、アドレ
ス信号を共通化すれば、たとえば、ロウアドレス信号を
［０００ ₍₂₎ ］とした場合には、第２の半導体メモリ５
１の領域Ａの０番目のロウが選択され、または、ロウア
ドレス信号を［１００₍₂₎ ］とした場合には、第１の半
導体メモリ５０の領域Ｂの４番目のロウが選択されるか
ら、見かけ上、正常な製品と全く変わらない再生品を提
供できる。

【００３７】図７は、再生品のパッケージ例である。図
７（ａ）は、第１の半導体メモリ５０と第２の半導体メ
モリ５１を積み重ね、それぞれのリード５０ａ、５１ａ
を半田付け等して共通化した簡単な例である。特別な工
夫を要しない点で好ましいが、見栄えが悪く、明らかに
再生品であることがわかってしまうから、自社内での使
用に留めざるを得ず、大量に再生して半導体メモリ全体
のコストダウンを図るという効果をそれほど期待するこ
とはできない。これに対して、図７（ｂ）は、第１の半
導体メモリと第２の半導体メモリとをチップ段階で組み
合わせ、その後にパッケージングする例であり、外観的
には、通常の製品との区別が全くつかないから、社外へ
の販売も可能であり、半導体メモリ全体のコストダウン
を図るという効果を大いに期待できる。ちなみに、図７
（ｂ）の例は、スタックドパッケージ（略称：ＳＣＰ）
と呼ばれる公知のパッケージング技術を応用したもので
ある。この技術は、裏面同士を添わせた（または接着し
た）２つのチップ６０、６１のパッドにリードフレーム
６２、６３をとりつけた後、パッケージ６４で封止する
というもので、集積回路の大規模化に貢献する技術の一
つである。

【００３８】図８〜図９は本発明に係る半導体メモリの
第２実施例を示す図であり、上記第１実施例の改良例で
ある。上記第１実施例では、図６に示すように、異なる
領域同士を組み合わせて１つの半導体メモリを再生でき
るが、同一の領域同士を組み合わせることができない。

【００３９】そこで、本第２実施例では、上記第１実施
例の欠点をなくすため図８に示すように、相補ロウアド
レス信号（または相補かラムアドレス信号）の各相補ビ
ット対のうち、最大の重み値を有する特定の相補ビット
（例では第１実施例と同じＡ ₀、Ａ_0X）の各ビットの論
理を交換可能な論理交換回路（論理交換手段）７０を備
えるようにしている。

【００４０】この論理交換回路７０は、第１実施例のロ
ウアドレスバッファ１１とロウ側の論理操作回路２１と
の間（カラム側にあってはカラムアドレスバッファ１４
とカラム側の論理操作回路２２との間）に挿入される。
その構成は、ヒューズ切断等のプログラムによってハイ
レベルとなる第３のプログラム信号Ｐ₃を出力するプロ
グラム部７１と、第３のプログラム信号Ｐ₃を段ごとに
反転させながら伝達する３段のインバータゲート７２、
７３、７４と、２段目のインバータゲート７３の出力
（Ｐ₃と同相の信号）の論理に応答して相補的にオンオ
フ（一方がオンなら他方はオフ）する一対のトランスフ
ァゲート７５、７６と、同じくＰ₃と同相の信号の論理
に応答して相補的にオンオフする一対のトランスファゲ
ート７７、７８とを備えるというものである。

【００４１】プログラム信号Ｐ₃がローレベルのとき
（非プログラム状態のとき）、トランスファゲート７
５、７８がオン、トランスファゲート７６、７７がオフ
となり、ビットＡ₀、Ａ_0Xはそのまま通過する。この場
合には、図３の論理操作回路２１の第１の回路２１ａに
はビットＡ₀が、また、第２の回路２１ｂにビットＡ_0X
が入力されるから、上記第１実施例と同一の動作が行わ
れる。

【００４２】一方、プログラム信号Ｐ₃がハイレベルに
なると（プログラム状態になると）、トランスファゲー
ト７５、７８がオフ、トランスファゲート７６、７７が
オンとなり、ビットＡ₀、Ａ_0Xはそれぞれ行き先を交換
して出力される。この場合には、上記第１実施例とは逆
に、図３の論理操作回路２１の第１の回路２１ａにはビ
ットＡ_0Xが、また、第２の回路２１ｂにビットＡ₀が入
力される。

【００４３】今、図９に示すように、同一領域に欠陥を
含む同種の２つの半導体メモリを想定する。図９におい
て、第１の半導体メモリ８０と第２の半導メモリ８１は
共に領域Ｂが不良である。言い換えれば、第１の半導体
メモリ８０と第２の半導体メモリ８１は共に領域Ａが正
常である。たとえば、第１の半導体メモリ８０の第３の
プログラム信号Ｐ₃をハイレベルにすると、この第１の
半導体メモリ８０の内部では、相補ビット対（Ａ₀、Ａ
_0X）の論理が交換され、これによって、領域Ａ、Ｂの配
置が仮想的に入れ替えられる。

【００４４】したがって、たとえば、ロウアドレス信号
を［０００₍₂₎ ］とした場合には、第２の半導体メモリ
８１の領域Ａの０番目のロウが選択され、または、ロウ
アドレス信号を［１００₍₂₎ ］とした場合には、第１の
半導体メモリ８０の仮想領域のＢ（物理領域ではＡ）の
４番目のロウが選択されるから、同一の領域を組み合せ
た場合でも、見かけ上、正常な製品と全く変わらない再
生品を提供できるようになる。

【００４５】

【発明の効果】請求項１記載の発明によれば、相補カラ
ムアドレス信号または相補ロウアドレス信号の各相補ビ
ット対のうち、最大の重み値を有する特定の相補ビット
対の一方のビットの論理を所定論理に固定可能であるか
ら、当該一方のビットと不良のロウまたはカラムグルー
プとを対応させることにより、この不良グループを恒久
的な非選択状態とすることができ、見かけ上、当該不良
グループを構成から取り除くことができる。その結果、
残された正常なグループと、このグループとは逆のグル
ープが正常な他の半導体メモリとの組み合わせが可能と
なり、２つの半導体メモリを組み合わせて１つの半導体
メモリを再生できるようになる。

【００４６】請求項２記載の発明によれば、請求項１記
載の発明の効果に加え、同一のアドレス領域に属するグ
ループ同士の場合でも支障なく組み合わせることがで
き、組み合わせの制限を取り除いて、再生の自在性を高
めることができる。

【図面の簡単な説明】

【図１】第１実施例の半導体メモリの要部ブロック図で
ある。

【図２】第１実施例のロウアドレスバッファ、論理操作
回路及びロウデコーダを含む構成図である。

【図３】第１実施例の論理操作回路の構成図である。

【図４】第１実施例のプログラム部の構成図である。

【図５】第１実施例の選択区分を概念的に示す図であ
る。

【図６】第１実施例の再生イメージ図である。

【図７】第１実施例の再生品の外観又は構造図である。

【図８】第２実施例の論理交換回路の構成図である。

【図９】第２実施例の再生イメージ図である。

【図１０】従来の問題点を説明する図である。

【符号の説明】

Ａ₀〜Ａ₂：カラム（又はロウ）アドレス信号Ａ₀、Ａ_0X、Ａ₁、Ａ_1X、Ａ₂、Ａ_2X：相補カラム（又
はロウ）アドレス信号１１：ロウアドレスバッファ１２：ロウデコーダ１３：メモリセルアレイ１４：カラムアドレスバッファ１５：カラムデコーダ２１ａ：第１の回路（論理固定手段）２１ｂ：第２の回路（論理固定手段）７０：論理交換回路（論理交換手段）

Claims

【特許請求の範囲】

【請求項１】カラムアドレス信号を取り込んで相補カラ
ムアドレス信号を出力するカラムアドレスバッファと、ロウアドレス信号を取り込んで相補ロウアドレス信号を
出力するロウアドレスバッファと、前記相補カラムアドレス信号をデコードしてメモリセル
アレイの１つのカラムを選択するカラムデコーダと、前記相補ロウアドレス信号をデコードしてメモリセルア
レイの１つのロウを選択するロウデコーダとを具備する
半導体メモリにおいて、前記相補カラムアドレス信号または前記相補ロウアドレ
ス信号の各相補ビット対のうち、最大の重み値を有する
特定の相補ビット対の一方のビットの論理を所定論理に
固定可能な論理固定手段を備えたことを特徴とする半導
体メモリ。
【請求項２】前記相補カラムアドレス信号または前記相
補ロウアドレス信号の各相補ビット対のうち、最大の重
み値を有する特定の相補ビット対の各ビットの論理を交
換可能な論理交換手段を備えたことを特徴とする請求項
１記載の半導体メモリ。