JPH087638B2 - 1/2 Vcc generation circuit - Google Patents
1/2 Vcc generation circuitInfo
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- JPH087638B2 JPH087638B2 JP1085945A JP8594589A JPH087638B2 JP H087638 B2 JPH087638 B2 JP H087638B2 JP 1085945 A JP1085945 A JP 1085945A JP 8594589 A JP8594589 A JP 8594589A JP H087638 B2 JPH087638 B2 JP H087638B2
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- channel mos
- mos transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、1/2Vcc発生回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention relates to a 1/2 Vcc generating circuit.
［従来の技術］ 第４図は、従来の1/2Vcc発生回路の回路図である。[Prior Art] FIG. 4 is a circuit diagram of a conventional 1/2 Vcc generation circuit.
図において（１）は400KΩ前後の高抵抗、（２）はコン
デンサ、（３）（５）はＮチャンネルMOSトランジスタ
（以下NchTrという）、（４）（６）はＰチャンネルMOS
トランジスタ（以下PchTrという）、（７）は出力であ
る。In the figure, (1) is a high resistance of around 400 KΩ, (2) is a capacitor, (3) and (5) are N-channel MOS transistors (hereinafter referred to as NchTr), and (4) and (6) are P-channel MOS.
Transistors (hereinafter referred to as PchTr), (7) are outputs.
次に動作について説明する。NchTr（５）のゲートの電
位VG5は、 VG5＝1/2Vcc＋Vthn となっている。ここでVthnはNchTrのスレッショールド
電圧（しきい値）である。また、PchTr（６）のゲート
の電位VG6は、 VG6＝1/2Vcc−Vthp である。ここでVthpはPchTrのスレッショールド電圧
（しきい値）である。Next, the operation will be described. The potential V G5 of the gate of NchTr (5) is V G5 = 1 / 2Vcc + Vthn. Here, Vthn is the threshold voltage (threshold value) of NchTr. The potential V G6 of the gate of the PchTr (6) is V G6 = 1 / 2Vcc-Vthp. Here, Vthp is the threshold voltage (threshold value) of PchTr.
出力（７）の電圧をVoutとすると Vout＝1/2Vccのときは、NchTr（５）及びPchTr（６）と
がOFFしている。When the voltage of output (7) is Vout, when Vout = 1 / 2Vcc, NchTr (5) and PchTr (6) are off.
Vout＞1/2VccとなるとPchTr（６）はONするので、Vout
の値は下がり、1/2Vccに落ち着く。When Vout> 1 / 2Vcc, PchTr (6) turns on, so Vout
The value of drops to 1/2 Vcc.
Vout＜1/2VccとなるとNchTr（５）はONするのでVoutの
値は上がり、1/2Vccに落ち着く。When Vout <1 / 2Vcc, NchTr (5) is turned on, so the value of Vout rises and stabilizes at 1 / 2Vcc.
［発明が解決しようとする課題］ 従来の1/2Vcc発生回路は以上のように構成されている
のでVoutは1/2Vccに自動調整されてはいるが、Voutの変
化に追従できる範囲はNchTr（５）、PchTr（６）の電流
供給能力により制限を受ける。NchTr（５）、PchTr
（６）のＷを大きくすることにより、上記の範囲は拡大
できるが、そうすると消費電流が大きくなるという問題
が生じる。[Problems to be Solved by the Invention] Since the conventional 1/2 Vcc generation circuit is configured as described above, Vout is automatically adjusted to 1/2 Vcc, but the range that can follow changes in Vout is NchTr ( 5), limited by the current supply capacity of PchTr (6). NchTr (5), PchTr
The above range can be expanded by increasing W in (6), but this causes a problem that the current consumption increases.
この発明は上記のような問題点を解決するためになさ
れたもので、消費電流の増加を極力押えながら、Voutの
安定化を行うことを目的とする。The present invention has been made to solve the above problems, and an object thereof is to stabilize Vout while suppressing an increase in current consumption as much as possible.
［課題を解決するための手段］ この発明に係る1/2Vcc発生回路は、電源電位を供給す
る電源線と出力電位を出力する出力線との間に形成さ
れ、ゲート電極に第一の電位を受ける第一のＮチャンネ
ルMOSトランジスタ、上記第一のＮチャンネルMOSトラン
ジスタに対して並列に配置され、ゲート電極に上記第一
の電位を受ける第二のＮチャンネルMOSトランジスタ、
接地電位を供給する接地線と上記出力線との間に形成さ
れ、ゲート電極に第二の電位を受ける第一のＰチャンネ
ルMOSトランジスタ、上記第一のＰチャンネルMOSトラン
ジスタに対して並列に配置され、ゲート電極に上記第二
の電位を受ける第二のＰチャンネルMOSトランジスタ、
上記第二のＰチャンネルMOSトランジスタと接地線との
間に形成され、出力電位に基づく第三の電位をゲート電
極に受ける第三のＮチャンネルMOSトランジスタ、上記
第二のＮチャンネルMOSトランジスタと電源線との間に
形成され、出力電位に基づく第四の電位をゲート電極に
受ける第三のＰチャンネルMOSトランジスタを備え、上
記第一の電位は1/2VccよりもＮチャンネルMOSトランジ
スタのしきい値分大きい電位とし、上記第二の電位は1/
2VccよりもＰチャンネルMOSトランジスタのしきい値分
小さい電位とするものである。[Means for Solving the Problem] A 1/2 Vcc generating circuit according to the present invention is formed between a power supply line supplying a power supply potential and an output line outputting an output potential, and applies a first potential to a gate electrode. A first N-channel MOS transistor for receiving, a second N-channel MOS transistor arranged in parallel with the first N-channel MOS transistor and receiving the first potential at its gate electrode,
A first P-channel MOS transistor, which is formed between a ground line supplying a ground potential and the output line and receives a second potential on a gate electrode, is arranged in parallel with the first P-channel MOS transistor. A second P-channel MOS transistor that receives the second potential on its gate electrode,
A third N-channel MOS transistor formed between the second P-channel MOS transistor and the ground line and having a gate electrode receiving a third potential based on the output potential, the second N-channel MOS transistor and the power supply line And a third P-channel MOS transistor formed between the gate electrode and a fourth potential based on the output potential, the third P-channel MOS transistor having a gate electrode, the first potential being less than 1/2 Vcc by a threshold value of the N-channel MOS transistor. The second potential is 1 /
The potential is made smaller than 2 Vcc by the threshold value of the P-channel MOS transistor.
［作用］ この発明に係る1/2Vcc発生回路においては、出力電圧
Voutの変動が小さい場合にはNchTr（５）またはPchTr
（６）のいずれか一方を介して電位を供給し、出力電圧
Voutの変動が大きい場合は、NchTr（５）またはPchTr
（６）のいずれか一方を介して電位を供給する他、さら
にそれぞれの電源と出力との間に形成されたNchTr（1
0）またはPchTr（11）のいずれか一方を同通させ、PchT
r（９）またはNchTr（８）を介して電位を供給するもの
である。[Operation] In the 1/2 Vcc generation circuit according to the present invention, the output voltage
If the fluctuation of Vout is small, NchTr (5) or PchTr
The potential is supplied via either one of (6) and the output voltage
If the fluctuation of Vout is large, NchTr (5) or PchTr
In addition to supplying the electric potential through either one of (6), NchTr (1
Either 0) or PchTr (11) is passed through, and PchT
The electric potential is supplied via r (9) or NchTr (8).
［実施例］ 以下、この発明の実施例を図について説明する。第１
図は1/2Vcc発生回路の回路図、第２図は第１図の回路に
付属するレベルコントロール回路の回路図である。図に
おいて（１）〜（７）は第４図の従来例に示したものと
同等であるので説明を省略する。（８），（10），（1
5），（16）はNchTr、（９），（11），（14），（17）
はPchTrである。（12），（13）はレベルコントロール
回路の出力である。Embodiment An embodiment of the present invention will be described below with reference to the drawings. First
FIG. 2 is a circuit diagram of a 1/2 Vcc generating circuit, and FIG. 2 is a circuit diagram of a level control circuit attached to the circuit of FIG. In the figure, (1) to (7) are the same as those shown in the conventional example of FIG. (8), (10), (1
5) and (16) are NchTr, (9), (11), (14) and (17)
Is PchTr. (12) and (13) are the outputs of the level control circuit.
次に動作について説明する。 Next, the operation will be described.
レベルコントロール回路の出力（12）の電圧をVcn、
レベルコントロール回路の出力（13）の電圧をVcpとす
るとVcnは、Vout≧Vcc−3Vthpでは“H",Vout＜Vcc−3Vt
hpでは“L"となる。したがって1/2Vcc発生回路最終段の
PchTr部は、PchTr（６），（９）が動作するが、これは
特価的にはＷが大きくなったことになる。後者の場合
は、PchTr（６）だけ動作している。The voltage of the output (12) of the level control circuit is Vcn,
If the voltage of the output (13) of the level control circuit is Vcp, Vcn is “H” when Vout ≧ Vcc−3Vthp, Vout <Vcc−3Vt
It is “L” at hp. Therefore, the last stage of 1/2 Vcc generator circuit
In the PchTr section, PchTrs (6) and (9) operate, but this means that W has become large at a bargain price. In the latter case, only PchTr (6) is operating.
レベルコントロール回路の出力（13）の電圧Vcpは、Vou
t≦3Vthnでは“L"、Vout＞3Vthnでは、“H"となる。従
って1/2Vcc発生回路の最終段のNchTr部はNchTr（５），
（８）が動作するが、後者の場合は、NchTr（５）だけ
動作している。The voltage Vcp of the output (13) of the level control circuit is Vou
It is "L" when t≤3Vthn, and "H" when Vout> 3Vthn. Therefore, the NchTr section at the final stage of the 1 / 2Vcc generation circuit is NchTr (5),
Although (8) operates, in the latter case, only NchTr (5) is operating.
以上のようにVoutの変化が大きい場合は、特価的にＷ
が大きくなっている。If the change in Vout is large as described above, W
Is getting bigger.
第３図はこの発明の他の実施例によるレベルコントロ
ール回路の回路図である。第２図のレベルコントロール
回路にインバータ（19）、NchTr（20）、PchTr（21）を
追加し、更に、信号（18）▲▼にStand by状態の
ときに“H"となる信号を使えば、Stand by状態の消費電
流を低下できる。FIG. 3 is a circuit diagram of a level control circuit according to another embodiment of the present invention. Inverter (19), NchTr (20), PchTr (21) is added to the level control circuit of Fig. 2, and if the signal which becomes "H" in the Stand by state is used for the signal (18) ▲ ▼. , Current consumption in Stand by state can be reduced.
［発明の効果］ 以上のようにこの発明によれば、1/2Vcc発生回路の出
力電圧を自動補正できる出力電圧値の範囲を、消費電流
をあまり増加させずに拡大でき、さらに瞬時に安定な出
力電圧とすることが可能である。[Effects of the Invention] As described above, according to the present invention, the range of the output voltage value capable of automatically correcting the output voltage of the 1/2 Vcc generation circuit can be expanded without increasing the consumption current so much, and the stability can be stabilized instantaneously. It can be the output voltage.
第１図はこの発明の一実施例による1/2Vcc発生回路の回
路図、第２図は第１図の回路に付属するレベルコントロ
ール回路である。第３図はこの発明の他の実施例による
レベルコントロール回路の回路図、第４図は従来の1/2V
cc発生回路の回路図である。 図において、（１）は高抵抗、（２）はコンデンサ、
（３），（５），（８），（10），（15），（16），
（20）はNchTr、（４），（６），（９），（11），（1
4），（17），（21）はPchTr、（７）は出力、（12），
（13）はレベルコントロール回路の出力、（18）は▲
▼、（19）はインバータである。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a circuit diagram of a 1/2 Vcc generating circuit according to an embodiment of the present invention, and FIG. 2 is a level control circuit attached to the circuit of FIG. FIG. 3 is a circuit diagram of a level control circuit according to another embodiment of the present invention, and FIG. 4 is a conventional 1 / 2V.
It is a circuit diagram of a cc generation circuit. In the figure, (1) is a high resistance, (2) is a capacitor,
(3), (5), (8), (10), (15), (16),
(20) is NchTr, (4), (6), (9), (11), (1
4), (17), (21) are PchTr, (7) is output, (12),
(13) is the output of the level control circuit, (18) is ▲
▼, (19) are inverters. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
源線と出力電位を出力する出力線との間に形成され、ゲ
ート電極に第一の電位を受ける第一のＮチャンネルMOS
トランジスタ、上記第一のＮチャンネルMOSトランジス
タに対して並列に配置され、ゲート電極に上記第一の電
位を受ける第二のＮチャンネルMOSトランジスタ、接地
電位（以下GNDと記す）を供給する接地線と上記出力線
との間に形成され、ゲート電極に第二の電位を受ける第
一のＰチャンネルMOSトランジスタ、上記第一のＰチャ
ンネルMOSトランジスタに対して並列に配置され、ゲー
ト電極に上記第二の電位を受ける第二のＰチャンネルMO
Sトランジスタ、上記第二のＰチャンネルMOSトランジス
タと接地線との間に形成され、出力電位に基づく第三の
電位をゲート電極に受ける第三のＮチャンネルMOSトラ
ンジスタ、上記第二のＮチャンネルMOSトランジスタと
電源線との間に形成され、出力電位に基づく第四の電位
をゲート電極に受ける第三のＰチャンネルMOSトランジ
スタを備え、上記第一の電位は1/2VccよりもＮチャンネ
ルMOSトランジスタのしきい値分大きい電位であり、上
記第二の電位は1/2VccよりもＰチャンネルMOSトランジ
スタのしきい値分小さい電位である1/2Vcc発生回路。1. A first N-channel MOS formed between a power supply line for supplying a power supply potential (hereinafter referred to as Vcc) and an output line for outputting an output potential and receiving a first potential at a gate electrode.
A transistor, a second N-channel MOS transistor arranged in parallel to the first N-channel MOS transistor and receiving the first potential at its gate electrode, and a ground line for supplying a ground potential (hereinafter referred to as GND) A first P-channel MOS transistor formed between the output line and the gate electrode to receive a second potential, and arranged in parallel with the first P-channel MOS transistor, and the gate electrode is provided with the second P-channel MOS transistor. Second P channel MO receiving potential
S transistor, a third N-channel MOS transistor formed between the second P-channel MOS transistor and the ground line and receiving a third potential based on the output potential at its gate electrode, the second N-channel MOS transistor A third P-channel MOS transistor formed between the power supply line and the power supply line and having a gate electrode receiving a fourth potential based on the output potential, wherein the first potential is an N-channel MOS transistor higher than 1/2 Vcc. A 1/2 Vcc generation circuit in which the potential is larger by a threshold value and the second potential is smaller than 1/2 Vcc by a threshold value of the P-channel MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085945A JPH087638B2 (en) | 1989-04-05 | 1989-04-05 | 1/2 Vcc generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085945A JPH087638B2 (en) | 1989-04-05 | 1989-04-05 | 1/2 Vcc generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264314A JPH02264314A (en) | 1990-10-29 |
| JPH087638B2 true JPH087638B2 (en) | 1996-01-29 |
Family
ID=13872901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085945A Expired - Lifetime JPH087638B2 (en) | 1989-04-05 | 1989-04-05 | 1/2 Vcc generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087638B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133305U (en) * | 1974-05-25 | 1976-03-11 |
-
1989
- 1989-04-05 JP JP1085945A patent/JPH087638B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02264314A (en) | 1990-10-29 |
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