JPH087670B2 - 加算回路 - Google Patents
加算回路Info
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- JPH087670B2 JPH087670B2 JP1197563A JP19756389A JPH087670B2 JP H087670 B2 JPH087670 B2 JP H087670B2 JP 1197563 A JP1197563 A JP 1197563A JP 19756389 A JP19756389 A JP 19756389A JP H087670 B2 JPH087670 B2 JP H087670B2
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- carry
- overflow
- adder
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- 238000001514 detection method Methods 0.000 claims description 17
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、加算回路に係り、特に２の補数表現でのデ
ィジタル値の加算処理を高速に行う加算回路に関する。
ィジタル値の加算処理を高速に行う加算回路に関する。
第３図は従来の加算回路を示す回路図である。
第３図において、合計16個の全加算器１が直列接続さ
れている。16ビットのＡデータ〔A0,A1,A2,A3,……,A1
3,A14,A15〕と16ビットのＢデータ〔B0,B1,B2,B3,……,
B13,B14,B15〕とが、各々の全加算器１に入力される。
ここで、〔Ci,C0,C1,C2,C3,……C12,C13,C14,C15〕は、
各全加算器１の桁上がり信号である。オーバーフロー信
号を出力する排他的論理和10は、桁上がり信号8,9を入
力とする。
れている。16ビットのＡデータ〔A0,A1,A2,A3,……,A1
3,A14,A15〕と16ビットのＢデータ〔B0,B1,B2,B3,……,
B13,B14,B15〕とが、各々の全加算器１に入力される。
ここで、〔Ci,C0,C1,C2,C3,……C12,C13,C14,C15〕は、
各全加算器１の桁上がり信号である。オーバーフロー信
号を出力する排他的論理和10は、桁上がり信号8,9を入
力とする。
従来の加算回路は、全加算器１を直列接続することに
より構成されており、オーバーフローの検出は、加算結
果の最上位ビットからの桁上がり信号８、及び最上位ビ
ットへの桁上がり信号９の排他的論理和10により求めて
いた。このため、加算処理が終了するまでに加算処理に
よるオーバーフローの有無を判定することはできなかっ
た。
より構成されており、オーバーフローの検出は、加算結
果の最上位ビットからの桁上がり信号８、及び最上位ビ
ットへの桁上がり信号９の排他的論理和10により求めて
いた。このため、加算処理が終了するまでに加算処理に
よるオーバーフローの有無を判定することはできなかっ
た。
〔発明が解決しようとする課題〕 前述の従来の加算回路に於いては、オーバーフローの
検出を加算処理の結果から行っていたため、オーバーフ
ローの発生により、演算結果の補正処理等を行う場合
に、多大な処理時間が必要になるという欠点があった。
検出を加算処理の結果から行っていたため、オーバーフ
ローの発生により、演算結果の補正処理等を行う場合
に、多大な処理時間が必要になるという欠点があった。
本発明の構成は、２の補数で表現された双方のディジ
タル値の加算処理を多数の直列接続された全加算器で行
う加算回路に於いて、オーバーフローを前記加算処理と
並行して検出するように、前記加算処理を行う全加算器
の途中のビットから取り出した桁上げ信号と、前記桁上
げ信号より上位のビットの加算データとを入力とするオ
ーバーフロー検出回路を設けたことを特徴とする。
タル値の加算処理を多数の直列接続された全加算器で行
う加算回路に於いて、オーバーフローを前記加算処理と
並行して検出するように、前記加算処理を行う全加算器
の途中のビットから取り出した桁上げ信号と、前記桁上
げ信号より上位のビットの加算データとを入力とするオ
ーバーフロー検出回路を設けたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の第１の実施例の加算回路を示すブロ
ック図である。
ック図である。
第１図において、第３図と同様に直列接続された合計
16個の全加算器１が設けられ、さらに本実施例では、オ
ーバーフロー検出回路３が設けられている。本実施例の
動作は、第３図と同様に直列接続された全加算器１で加
算処理を行うが、オーバーフロー検出回路のオーバーフ
ローの検出は、ビット13の全加算器１からの桁上げ信号
２、及びビット14,ビット15の全加算器１への入力デー
タA15,B15,A14,B14（取り出した桁上げ信号より上位の
ビットの加算データ）から、オーバーフロー検出回路３
により行っており、全16ビットの加算動作と、オーバー
フローの検出とを、並行して行うことが可能となる。
16個の全加算器１が設けられ、さらに本実施例では、オ
ーバーフロー検出回路３が設けられている。本実施例の
動作は、第３図と同様に直列接続された全加算器１で加
算処理を行うが、オーバーフロー検出回路のオーバーフ
ローの検出は、ビット13の全加算器１からの桁上げ信号
２、及びビット14,ビット15の全加算器１への入力デー
タA15,B15,A14,B14（取り出した桁上げ信号より上位の
ビットの加算データ）から、オーバーフロー検出回路３
により行っており、全16ビットの加算動作と、オーバー
フローの検出とを、並行して行うことが可能となる。
以下に第１図に示したオーバーフロー検出回路３の真
理値表を示す。
理値表を示す。
この真理値表において、Ａデジタル入力データ〔A15,
A14〕と、Ｂデジタル入力データ〔B15,B14〕と、桁上が
り信号C13とが入力された場合、これらのすべての組み
合せを示し、オーバーフロー検出回路３の出力状態を
〔無〕又は〔有〕として示している。
A14〕と、Ｂデジタル入力データ〔B15,B14〕と、桁上が
り信号C13とが入力された場合、これらのすべての組み
合せを示し、オーバーフロー検出回路３の出力状態を
〔無〕又は〔有〕として示している。
従来技術で述べたように、２の補数表現のディジタル
値の加算処理においては、加算器の最上位ビットからの
桁上げと最上位ビットへの桁上げの排他的論理和がオー
バーフローであるため、本実施例では、加算器への入力
データの組合せから最上位ビットからの桁上げ、最上位
ビットへの桁上げの有無を検出することにより、オーバ
ーフローが必ず発生する場合、必ず発生しない場合、及
び検出に使用した入力データの最下位ビットへの桁上げ
入力により左右される場合を判定することが出来る。本
実施例の場合、入力データ〔A15,A14,B15,B14〕が（0,
1,0,1）及び（1,0,1,0）の場合にオーバーフローが必ず
発生し、（0,0,0,1）、（0,1,0,0）、（1,0,1,1）、及
び（1,1,1,0）の場合、ビット14への桁上げ信号（C13）
によりオーバーフローの有無が決定する。従って、本実
施例では、前記組合せを加算器への入力値から検出して
おくことにより、オーバーフローが必ず発生する場合、
必ず発生しない場合、及び桁上げ入力により左右される
場合を判定でき、検出処理を加算処理と並行して行って
おくことにより、最も遅い場合でも、判定に使用する桁
上がりの発生とほぼ同時にオーバーフローの有無を判定
することが出来る。
値の加算処理においては、加算器の最上位ビットからの
桁上げと最上位ビットへの桁上げの排他的論理和がオー
バーフローであるため、本実施例では、加算器への入力
データの組合せから最上位ビットからの桁上げ、最上位
ビットへの桁上げの有無を検出することにより、オーバ
ーフローが必ず発生する場合、必ず発生しない場合、及
び検出に使用した入力データの最下位ビットへの桁上げ
入力により左右される場合を判定することが出来る。本
実施例の場合、入力データ〔A15,A14,B15,B14〕が（0,
1,0,1）及び（1,0,1,0）の場合にオーバーフローが必ず
発生し、（0,0,0,1）、（0,1,0,0）、（1,0,1,1）、及
び（1,1,1,0）の場合、ビット14への桁上げ信号（C13）
によりオーバーフローの有無が決定する。従って、本実
施例では、前記組合せを加算器への入力値から検出して
おくことにより、オーバーフローが必ず発生する場合、
必ず発生しない場合、及び桁上げ入力により左右される
場合を判定でき、検出処理を加算処理と並行して行って
おくことにより、最も遅い場合でも、判定に使用する桁
上がりの発生とほぼ同時にオーバーフローの有無を判定
することが出来る。
本実施例では、加算処理を行う加算回路の途中のビッ
トからの桁上げ信号と、取り出した桁上げ信号より上位
のビットの加算データとの組合せ回路によるオーバーフ
ローの検出回路を設けている。
トからの桁上げ信号と、取り出した桁上げ信号より上位
のビットの加算データとの組合せ回路によるオーバーフ
ローの検出回路を設けている。
第２図は本発明の第２の実施例の加算器を示すブロッ
ク図である。
ク図である。
第２図において、本実施例の加算器は、直列接続され
た４個の４ビット桁上げ先見加算器４と、先見桁上げ生
成回路５と、オーバーフロー検出回路６とを含み、構成
される。ここで、オーバーフロー検出回路６は、入力デ
ータ〔A15〜A12〕、〔B15〜B12〕、及び桁上げC11信号
とを入力として、前記真理表のようなオーバーフロー信
号を出力する。
た４個の４ビット桁上げ先見加算器４と、先見桁上げ生
成回路５と、オーバーフロー検出回路６とを含み、構成
される。ここで、オーバーフロー検出回路６は、入力デ
ータ〔A15〜A12〕、〔B15〜B12〕、及び桁上げC11信号
とを入力として、前記真理表のようなオーバーフロー信
号を出力する。
第２図では、４ビットの桁上げ先見加算器で実現した
第２の実施例が示されている。
第２の実施例が示されている。
第２図の場合、桁上げ先見加算器４、及び先見桁上げ
生成回路５により加算処理の高速化を計っている。この
場合も、第１図の場合と同様に、取り出す桁上げ信号よ
り、上位のビットの加算データである桁上げ先見加算器
４の上位４ビットの入力データにより、オーバーフロー
の発生する条件をオーバーフロー検出回路６により検出
することにより、先見桁上げ生成回路５からの桁上げ出
力７とほぼ同時にオーバーフローの有無を検出すること
ができ、第１図の場合と比較して、オーバーフローの検
出を行う桁上げ信号をビット11からの桁上げによって行
っていること、及び桁上げ先見加算回路５の高速桁上げ
出力７により、さらに高速なオーバーフロー検出が可能
となる。
生成回路５により加算処理の高速化を計っている。この
場合も、第１図の場合と同様に、取り出す桁上げ信号よ
り、上位のビットの加算データである桁上げ先見加算器
４の上位４ビットの入力データにより、オーバーフロー
の発生する条件をオーバーフロー検出回路６により検出
することにより、先見桁上げ生成回路５からの桁上げ出
力７とほぼ同時にオーバーフローの有無を検出すること
ができ、第１図の場合と比較して、オーバーフローの検
出を行う桁上げ信号をビット11からの桁上げによって行
っていること、及び桁上げ先見加算回路５の高速桁上げ
出力７により、さらに高速なオーバーフロー検出が可能
となる。
以上説明したように、本発明は、入力データの加算処
理と並行してオーバーフローの検出を行うことにより、
加算処理の結果からオーバーフローを求める場合に比較
して、より高速にオーバーフローを検出することがで
き、特に浮動小数点演算のように、オーバーフローの発
生により演算結果の補正を行う必要がある処理を高速に
動作させることが出来る効果がある。
理と並行してオーバーフローの検出を行うことにより、
加算処理の結果からオーバーフローを求める場合に比較
して、より高速にオーバーフローを検出することがで
き、特に浮動小数点演算のように、オーバーフローの発
生により演算結果の補正を行う必要がある処理を高速に
動作させることが出来る効果がある。
第１図は本発明の第１の実施例の加算回路を示すブロッ
ク図、第２図は本発明の第２の実施例のブロック図、第
３図は従来の加算回路のブロック図である。 １……全加算器、２……全加算器からの桁上げ信号、３
……全加算器からの桁上げ及び全加算器への入力データ
によるオーバーフロー検出回路、４……４ビット桁上げ
先見加算器、５……先見桁上げ生成回路、６……先見桁
上げ生成回路による桁上げ及び加算データによるオーバ
ーフロー検出回路、７……先見桁上げ生成回路による桁
上げ信号、８……最上位ビットの全加算器からの桁上げ
信号、９……最上位ビットの全加算器への桁上げ信号、
10……排他的論理和回路。
ク図、第２図は本発明の第２の実施例のブロック図、第
３図は従来の加算回路のブロック図である。 １……全加算器、２……全加算器からの桁上げ信号、３
……全加算器からの桁上げ及び全加算器への入力データ
によるオーバーフロー検出回路、４……４ビット桁上げ
先見加算器、５……先見桁上げ生成回路、６……先見桁
上げ生成回路による桁上げ及び加算データによるオーバ
ーフロー検出回路、７……先見桁上げ生成回路による桁
上げ信号、８……最上位ビットの全加算器からの桁上げ
信号、９……最上位ビットの全加算器への桁上げ信号、
10……排他的論理和回路。
Claims (1)
- 【請求項１】２の補数で表現された双方のディジタル値
の加算処理を多数の直列接続された全加算器で行う加算
回路に於いて、オーバーフローを前記加算処理と並行し
て検出するように、前記加算処理を行う全加算器の途中
のビットから取り出した桁上げ信号と、前記桁上げ信号
より上位のビットの加算データとを入力とするオーバー
フロー検出回路を設けたことを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197563A JPH087670B2 (ja) | 1989-07-28 | 1989-07-28 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1197563A JPH087670B2 (ja) | 1989-07-28 | 1989-07-28 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362124A JPH0362124A (ja) | 1991-03-18 |
| JPH087670B2 true JPH087670B2 (ja) | 1996-01-29 |
Family
ID=16376584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1197563A Expired - Fee Related JPH087670B2 (ja) | 1989-07-28 | 1989-07-28 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087670B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168696A (ja) * | 1993-10-19 | 1995-07-04 | Mitsubishi Electric Corp | ２進数加算器のオーバフロー，アンダフロー処理回路 |
| JP2789577B2 (ja) * | 1995-02-07 | 1998-08-20 | 日本電気株式会社 | 加算オーバフロ検出回路 |
| EP1061436B1 (en) * | 1997-10-23 | 2007-12-19 | Advanced Micro Devices, Inc. | Multifunction floating point addition/subtraction pipeline |
| FR2772946B1 (fr) * | 1997-12-23 | 2004-01-30 | Sgs Thomson Microelectronics | Procede de determination d'un depassement de format du resultat d'une operation arithmetique realisee sur deux operandes |
| KR20030070408A (ko) * | 2002-02-25 | 2003-08-30 | 대한산자공업 주식회사 | 연약지반의 압밀촉진 배수용 드레인보드 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59226944A (ja) * | 1983-06-09 | 1984-12-20 | Fujitsu Ltd | 浮動小数点デ−タ加減算方式 |
| JPS6227864A (ja) * | 1985-07-29 | 1987-02-05 | Pioneer Electronic Corp | 累算回路 |
-
1989
- 1989-07-28 JP JP1197563A patent/JPH087670B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362124A (ja) | 1991-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |