JPH087672B2 - 減算セル - Google Patents
減算セルInfo
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- JPH087672B2 JPH087672B2 JP61078529A JP7852986A JPH087672B2 JP H087672 B2 JPH087672 B2 JP H087672B2 JP 61078529 A JP61078529 A JP 61078529A JP 7852986 A JP7852986 A JP 7852986A JP H087672 B2 JPH087672 B2 JP H087672B2
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- JP
- Japan
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- output
- inputs
- gate
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Links
- 150000001875 compounds Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Description
【発明の詳細な説明】 産業上の利用分野 本発明は減算セルに関し、特にCMOS（相補型絶縁ゲー
ト電界効果）トランジスタを用いて構成するのに最適な
減算セルに関するものである。
ト電界効果）トランジスタを用いて構成するのに最適な
減算セルに関するものである。
従来の技術 ２つの２進数の減算（Ａ−Ｂ）を行う最も一般的方法
は、減数（Ｂ）の各ビットを論理反転してそれを２進加
算器で被減算数（Ａ）に加え、かつ最下位ビットに対す
るキャリー入力を“1"に設定して入力し減算結果を得る
ものである。このとき、Ｎビットの減算が実行されると
すると、最上位のＮビット目の演算セルは符号処理のた
め他と異なった回路構成になるが、Ｎ−１ビット目〜１
ビット目のＮ−１個の演算セルは同一の単位回路で構成
することができる。このとき、この同一の単位回路を構
成するのに、減数（Ｂ）を受けてこれを反転する回路を
も単位回路の内部に取り込んで、これを“減算セル”と
呼ぶ。具体的には全加算器のＢ入力の直前にインバータ
を増設した構成の回路である。第３図は、この減算セル
を従来の論理回路で構成した回路である。被減算信号Ａ
と減算信号Ｂとボロー入力信号Ciを入力して、差出力信
号Ｄとボロー出力信号Coを出力する公知の回路である。
1,2はNORゲート、3,4はAND−NOR複合ゲート、５〜７はN
ANDゲート、８はインバータであり、全て公知のCMOSゲ
ートで構成されている。NORゲート１と複号ゲート３、N
ORゲート２と複号ゲート４の組み合わせで、それぞれEX
OR（排他的論理和）ゲートの機能を持つ。従って、差出
力信号Ｄ、ボロー出力信号Coは、それぞれ次式の如く表
わされる。
は、減数（Ｂ）の各ビットを論理反転してそれを２進加
算器で被減算数（Ａ）に加え、かつ最下位ビットに対す
るキャリー入力を“1"に設定して入力し減算結果を得る
ものである。このとき、Ｎビットの減算が実行されると
すると、最上位のＮビット目の演算セルは符号処理のた
め他と異なった回路構成になるが、Ｎ−１ビット目〜１
ビット目のＮ−１個の演算セルは同一の単位回路で構成
することができる。このとき、この同一の単位回路を構
成するのに、減数（Ｂ）を受けてこれを反転する回路を
も単位回路の内部に取り込んで、これを“減算セル”と
呼ぶ。具体的には全加算器のＢ入力の直前にインバータ
を増設した構成の回路である。第３図は、この減算セル
を従来の論理回路で構成した回路である。被減算信号Ａ
と減算信号Ｂとボロー入力信号Ciを入力して、差出力信
号Ｄとボロー出力信号Coを出力する公知の回路である。
1,2はNORゲート、3,4はAND−NOR複合ゲート、５〜７はN
ANDゲート、８はインバータであり、全て公知のCMOSゲ
ートで構成されている。NORゲート１と複号ゲート３、N
ORゲート２と複号ゲート４の組み合わせで、それぞれEX
OR（排他的論理和）ゲートの機能を持つ。従って、差出
力信号Ｄ、ボロー出力信号Coは、それぞれ次式の如く表
わされる。
Ｄ＝ＡCi Co＝Ａ＋Ci（Ａ） 発明が解決しようとうる問題点 さて、第３図の減算セルに入力信号A,B,Ciが同期に入
力された場合の減算時間は、差出力信号Ｄは、8,1,3,2,
4の５段のゲートを伝搬した後得られるため、ゲート５
段分の遅延時間となり、ボロー出力信号Coは同様に8,1,
3,6,7のゲートを通過するため、ゲート５段分の遅延時
間となる。
力された場合の減算時間は、差出力信号Ｄは、8,1,3,2,
4の５段のゲートを伝搬した後得られるため、ゲート５
段分の遅延時間となり、ボロー出力信号Coは同様に8,1,
3,6,7のゲートを通過するため、ゲート５段分の遅延時
間となる。
本発明は、従来の減算セルの演算時間を大幅に短縮し
て、より高速の減算器，割算器を構成するのに最適な全
減算セルを提供せんとするものである。
て、より高速の減算器，割算器を構成するのに最適な全
減算セルを提供せんとするものである。
問題点を解決するための手段 本発明は、新規なCMOS複合ゲートを使うことによっ
て、減算セルを高速化したものである。
て、減算セルを高速化したものである。
すなわち、本発明は、第1,第2,第3,第4,第５の入力を
有し、上記第1,第2,第３の入力が共に高論理レベルの第
１の場合又は上記第1,第4,第５の入力が共に高論理レベ
ルの第２の場合の少なくとも一方の場合に出力が低論理
レベルとなり、上記第1,第2,第３の入力が共に低論理レ
ベルの第３の場合又は上記第1,第4,第５の入力が共に低
論理レベルの第４の場合の少くとも一方の場合に出力が
高論理レベルなり、上記第１〜第４の場合以外の入力条
件のときには出力は高インピーダンス状態となる第1,第
２の論理ゲートと、第6,第７の入力を有し、上記第6,第
７の入力が共に高論理レベルの第５の場合に出力が低論
理レベルとなり、上記第6,第７の入力が共に低論理レベ
ルの第６の場合に出力が高論理レベルとなり、上記第5,
第６の場合以外の入力条件のときには出力は高インピー
ダンス状態となる第３の論理ゲートと、第8,第9,第10の
入力を有し、上記第8,第９の入力が共に高論理レベルの
第７の場合又は上記第8,第10の入力が共に高論理レベル
の第８の場合の少くとも一方の場合に出力が低論理レベ
ルとなり、上記第8,第９の入力が共に低論理レベルの第
９の場合又は上記第8,第10の入力が共に低論理レベルの
第10の場合の少くとも一方の場合に出力が高論理レベル
となり、上記第７〜第10の場合以外の入力条件のときに
は出力は高インピーダンス状態となる第４の論理ゲート
とを具備し、被減算信号を、上記第１の論理ゲートの第
２の入力と上記第２の論理ゲートの第２の入力とに入力
し、上記被減算信号の反転信号を、上記第１の論理ゲー
トの第５の入力と上記第２の論理ゲートの第４の入力と
上記第３の論理ゲートの第６の入力と上記第４の論理ゲ
ートの第10の入力とに入力し、減算信号を、上記第１の
論理ゲートの第３の入力と上記第２の論理ゲートの第５
の入力と上記第３の論理ゲートの第７の入力と上記第４
の論理ゲートの第９の入力とに入力し、上記減算信号の
反転信号を、上記第１の論理ゲートの第４の入力と上記
第２の論理ゲートの第３の入力とに入力し、ボロー入力
信号を上記第１の論理ゲートの第１の入力に入力し、上
記ボロー入力信号の反転信号を、上記第２の論理ゲート
の第１の入力と上記第４の論理ゲートの第８の入力とに
入力し、上記第1,第２の論理ゲートの出力を共通接続し
て差出力信号を得、上記第3,第４の論理ゲートの出力を
共通接続してボロー出力信号を得るように構成したこと
を特徴とするものである。
有し、上記第1,第2,第３の入力が共に高論理レベルの第
１の場合又は上記第1,第4,第５の入力が共に高論理レベ
ルの第２の場合の少なくとも一方の場合に出力が低論理
レベルとなり、上記第1,第2,第３の入力が共に低論理レ
ベルの第３の場合又は上記第1,第4,第５の入力が共に低
論理レベルの第４の場合の少くとも一方の場合に出力が
高論理レベルなり、上記第１〜第４の場合以外の入力条
件のときには出力は高インピーダンス状態となる第1,第
２の論理ゲートと、第6,第７の入力を有し、上記第6,第
７の入力が共に高論理レベルの第５の場合に出力が低論
理レベルとなり、上記第6,第７の入力が共に低論理レベ
ルの第６の場合に出力が高論理レベルとなり、上記第5,
第６の場合以外の入力条件のときには出力は高インピー
ダンス状態となる第３の論理ゲートと、第8,第9,第10の
入力を有し、上記第8,第９の入力が共に高論理レベルの
第７の場合又は上記第8,第10の入力が共に高論理レベル
の第８の場合の少くとも一方の場合に出力が低論理レベ
ルとなり、上記第8,第９の入力が共に低論理レベルの第
９の場合又は上記第8,第10の入力が共に低論理レベルの
第10の場合の少くとも一方の場合に出力が高論理レベル
となり、上記第７〜第10の場合以外の入力条件のときに
は出力は高インピーダンス状態となる第４の論理ゲート
とを具備し、被減算信号を、上記第１の論理ゲートの第
２の入力と上記第２の論理ゲートの第２の入力とに入力
し、上記被減算信号の反転信号を、上記第１の論理ゲー
トの第５の入力と上記第２の論理ゲートの第４の入力と
上記第３の論理ゲートの第６の入力と上記第４の論理ゲ
ートの第10の入力とに入力し、減算信号を、上記第１の
論理ゲートの第３の入力と上記第２の論理ゲートの第５
の入力と上記第３の論理ゲートの第７の入力と上記第４
の論理ゲートの第９の入力とに入力し、上記減算信号の
反転信号を、上記第１の論理ゲートの第４の入力と上記
第２の論理ゲートの第３の入力とに入力し、ボロー入力
信号を上記第１の論理ゲートの第１の入力に入力し、上
記ボロー入力信号の反転信号を、上記第２の論理ゲート
の第１の入力と上記第４の論理ゲートの第８の入力とに
入力し、上記第1,第２の論理ゲートの出力を共通接続し
て差出力信号を得、上記第3,第４の論理ゲートの出力を
共通接続してボロー出力信号を得るように構成したこと
を特徴とするものである。
作用 本発明によれば、従来に比べ大巾な減算速度を有する
CMOSトランジスタ構成の減算セルを得ることができ、CM
OSの割算器、多入力減算器等の構築に最適となる。
CMOSトランジスタ構成の減算セルを得ることができ、CM
OSの割算器、多入力減算器等の構築に最適となる。
実 施 例 本発明の実施例を第１図に示す。
被減算信号A,減算信号B,ボロー入力信号Ciを入力し、
差出力信号Ｄとボロー出力信号Coを出力するCMOSトラン
ジスタ構成の減算セルである。1,2はCMOSトランジスタ
構成の論理ゲートであり、共に同じ機能を有するもので
ある。論理ゲート１（２も同様）は、ａ〜ｅの５つの入
力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）か又
はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低論理レベル）
となり、ａ＝ｂ＝ｃ＝０か、又はａ＝ｄ＝ｅ＝０のと
き、出力ｆ＝１となり、上記以外の入力条件のときに
は、出力ｆは高インピーダンス状態となる。３は、２入
力（入力信号g,h）の論理ゲートであり、ｇ＝ｈ＝１の
とき、出力ｋ＝０となり、ｇ＝ｈ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。
差出力信号Ｄとボロー出力信号Coを出力するCMOSトラン
ジスタ構成の減算セルである。1,2はCMOSトランジスタ
構成の論理ゲートであり、共に同じ機能を有するもので
ある。論理ゲート１（２も同様）は、ａ〜ｅの５つの入
力信号を入力し、ａ＝ｂ＝ｃ＝１（高論理レベル）か又
はａ＝ｄ＝ｅ＝１のとき、出力ｆ＝０（低論理レベル）
となり、ａ＝ｂ＝ｃ＝０か、又はａ＝ｄ＝ｅ＝０のと
き、出力ｆ＝１となり、上記以外の入力条件のときに
は、出力ｆは高インピーダンス状態となる。３は、２入
力（入力信号g,h）の論理ゲートであり、ｇ＝ｈ＝１の
とき、出力ｋ＝０となり、ｇ＝ｈ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。
４は、３入力（入力信号l,m,n）の論理ゲートであ
り、ｌ＝ｍ＝１か又はｌ＝ｎ＝１のとき、出力ｋ＝０と
なり、ｌ＝ｍ＝０か、又はｌ＝ｍ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。5,6,7は、公知のCMOS構成のインバ
ータである。
り、ｌ＝ｍ＝１か又はｌ＝ｎ＝１のとき、出力ｋ＝０と
なり、ｌ＝ｍ＝０か、又はｌ＝ｍ＝０のとき、出力ｋ＝
１となり、それ以外の入力条件では出力ｋは高インピー
ダンス状態となる。5,6,7は、公知のCMOS構成のインバ
ータである。
10〜14,20〜24,30,31,40〜42はＰチャネル・トランジ
スタであり、15〜19,25〜29,32,33,43〜45はＮチャネル
・トランジスタであって、両トランジスタ共に、ソース
に矢印を付して示す。論理ゲート1,2の出力を共通接続
し、接続点ｆに差出力信号Ｄを得、論理ゲート3,4の出
力を共通接続し接続点ｋにボロー出力信号Coを得る。
スタであり、15〜19,25〜29,32,33,43〜45はＮチャネル
・トランジスタであって、両トランジスタ共に、ソース
に矢印を付して示す。論理ゲート1,2の出力を共通接続
し、接続点ｆに差出力信号Ｄを得、論理ゲート3,4の出
力を共通接続し接続点ｋにボロー出力信号Coを得る。
入力信号A,B,Ciに対する論理ゲート1,2の出力と差出
力信号Ｄを第１表の真理値表に、また、論理ゲート3,4
の出力とボロー出力信号Coを第２表の真理値表に示す。
力信号Ｄを第１表の真理値表に、また、論理ゲート3,4
の出力とボロー出力信号Coを第２表の真理値表に示す。
一例として、Ａ＝0,B＝0,Ci＝０の場合には、Ｐチャ
ネル・トランジスタ10,11,14が同時にオンして、論理ゲ
ート１の出力は１、論理ゲート２は高出力インピーダン
スとなって、差出力信号Ｄは１となり、Ｎチャネル・ト
ランジスタ43と45が同時にオンして、論理ゲート４の出
力は０、論理ゲート３は高出力インピーダンスとなっ
て、ボロー出力信号Coは０となる。
ネル・トランジスタ10,11,14が同時にオンして、論理ゲ
ート１の出力は１、論理ゲート２は高出力インピーダン
スとなって、差出力信号Ｄは１となり、Ｎチャネル・ト
ランジスタ43と45が同時にオンして、論理ゲート４の出
力は０、論理ゲート３は高出力インピーダンスとなっ
て、ボロー出力信号Coは０となる。
第1,2表の真理値表から、D,Coは次式で表わされ、減
算セルとして動作していることがわかる。
算セルとして動作していることがわかる。
Ｄ＝ＡCi Co＝Ａ＋BCi＋CiA 次に、第１図の減算セルの減算時間を見積る。入力信
号A,B,Ciが同時に入力されたとすると、インバータ5,6,
7で、それぞれ，，▲▼が同時に得られ、A,B,C
i,，，▲▼の６つの信号が論理ゲート１〜４に
入力されるから、差出力信号Ｄは、インバータ１段と論
理ゲート（１又は２）１段の、ゲート２段の遅延時間
で、また、ボロー出力信号Coも同様に、インバータ１段
と論理ゲート（３又は４）１段の、ゲート２段の遅延時
間で得られる。
号A,B,Ciが同時に入力されたとすると、インバータ5,6,
7で、それぞれ，，▲▼が同時に得られ、A,B,C
i,，，▲▼の６つの信号が論理ゲート１〜４に
入力されるから、差出力信号Ｄは、インバータ１段と論
理ゲート（１又は２）１段の、ゲート２段の遅延時間
で、また、ボロー出力信号Coも同様に、インバータ１段
と論理ゲート（３又は４）１段の、ゲート２段の遅延時
間で得られる。
従って、本発明による減算セルの減算時間は、従来の
減算セル（第３図）に比べて、差出力信号Ｄ、ボロー出
力信号Coともに、約2.5分の１に短縮されていることに
なる。
減算セル（第３図）に比べて、差出力信号Ｄ、ボロー出
力信号Coともに、約2.5分の１に短縮されていることに
なる。
なお、論理ゲート１〜４の内部構成は、第１図に示す
ものに限定されることはなく、反機能を有した複合ゲー
トならどんな構成でも良い。例えば、論理ゲート１の場
合に、CiがA,Bとほぼ同じタイミングで入力されるなら
ば、第２図の如き構成にした方がより高速となる。これ
は、第１図のＰチャネル、Ｎチャネル、トランジスタ1
4,15をそれぞれ電源（VDD）、グランド側に接続した構
成になっていて、付番、付記号は第１図のそれと完全に
対応している。これは、信号Ci,A,Bが、，に比べて
インバータ１段分早く到来するため、Ci,A,Bの入力する
トランジスタを固定電位点側にもって来ることによっ
て、遅れて到来する，の入力するトランジスタ11,1
3,16,18の負荷容量を最小にし、伝搬遅延時間の短縮を
図ったものである。
ものに限定されることはなく、反機能を有した複合ゲー
トならどんな構成でも良い。例えば、論理ゲート１の場
合に、CiがA,Bとほぼ同じタイミングで入力されるなら
ば、第２図の如き構成にした方がより高速となる。これ
は、第１図のＰチャネル、Ｎチャネル、トランジスタ1
4,15をそれぞれ電源（VDD）、グランド側に接続した構
成になっていて、付番、付記号は第１図のそれと完全に
対応している。これは、信号Ci,A,Bが、，に比べて
インバータ１段分早く到来するため、Ci,A,Bの入力する
トランジスタを固定電位点側にもって来ることによっ
て、遅れて到来する，の入力するトランジスタ11,1
3,16,18の負荷容量を最小にし、伝搬遅延時間の短縮を
図ったものである。
発明の効果 以上説明したように本発明によれば、従来の回路に比
べ、約2.5倍の減算速度を有するCMOSトランジスタ構成
の減算セルを得ることができ、CMOS構成の割算器、多入
力減算器等を構築するのに最適であって、その効果は極
めて大きいものである。
べ、約2.5倍の減算速度を有するCMOSトランジスタ構成
の減算セルを得ることができ、CMOS構成の割算器、多入
力減算器等を構築するのに最適であって、その効果は極
めて大きいものである。
【図面の簡単な説明】 第１図は本発明の一実施例の減算セルの具体的回路構成
図、第２図は第１図中の論理ゲート１の他の実施例を示
す回路図、第３図は従来の減算セルの回路構成図であ
る。 1,2,3,4……論理ゲート、5,6,7……インバータ、Ａ……
被減算信号、Ｂ……減算信号、Ci……ボロー入力信号、
Co……ボロー出力信号、ａ〜ｅ……入力信号、f,k……
出力、g,h,l,m,n……入力信号。
図、第２図は第１図中の論理ゲート１の他の実施例を示
す回路図、第３図は従来の減算セルの回路構成図であ
る。 1,2,3,4……論理ゲート、5,6,7……インバータ、Ａ……
被減算信号、Ｂ……減算信号、Ci……ボロー入力信号、
Co……ボロー出力信号、ａ〜ｅ……入力信号、f,k……
出力、g,h,l,m,n……入力信号。
Claims (1)
- 【請求項１】第１、第２、第３、第４、第５の入力を有
し、上記第１、第２、第３の入力が共に高論理レベルの
第１の場合又は上記第１、第４、第５の入力が共に高論
理レベルの第２の場合の少なくとも一方の場合に出力が
低論理レベルとなり、上記第１、第２、第３の入力が共
に低論理レベルの第３の場合又は上記第１、第４、第５
の入力が共に低論理レベルの第４の場合の少なくとも一
方の場合に出力が高論理レベルとなり、上記第１〜第４
の場合以外の入力条件のときには出力は高インピーダン
ス状態となる第１、第２の論理ゲートと、第６、第７の
入力を有し、上記第６、第７の入力が共に高論理レベル
の第５の場合に出力が低論理レベルとなり、上記第６、
第７の入力が共に低論理レベルの第６の場合に出力が高
論理レベルとなり、上記第５、第６の場合以外の入力条
件のときには出力は高インピーダンス状態となる第３の
論理ゲートと、第８、第９、第10の入力を有し、上記第
８、第９の入力が共に高論理レベルの第７の場合又は上
記第８、第10の入力が共に高論理レベルの第８の場合の
少なくとも一方の場合に出力が低論理レベルとなり、上
記第８、第９の入力が共に低論理レベルの第９の場合又
は上記第８、第10の入力が共に低論理レベルの第10の場
合の少なくとも一方の場合に出力が高論理レベルとな
り、上記第７〜第10の場合以外の入力条件のときには出
力は高インピーダンス状態となる第４の論理ゲートとを
具備し、被減算信号を、上記第１の論理ゲートの第２の
入力と上記第２の論理ゲートの第２の入力とに入力し、
上記被減算信号の反転信号を、上記第１の論理ゲートの
第５の入力と上記第２の論理ゲートの第４の入力と上記
第３の論理ゲートの第６の入力と上記第４の論理ゲート
の第10の入力とに入力し、減算信号を、上記第１の論理
ゲートの第３の入力と上記第２の論理ゲートの第５の入
力と上記第３の論理ゲートの第７の入力と上記第４の論
理ゲートの第９の入力とに入力し、上記減算信号の反転
信号を、上記第１の論理ゲートの第４の入力と上記第２
の論理ゲートの第３の入力とに入力し、ボロー入力信号
を上記第１の論理ゲートの第１の入力に入力し、上記ボ
ロー入力信号の反転信号を、上記第２の論理ゲートの第
１の入力と上記第４の論理ゲートの第８の入力とに入力
し、上記第１、第２の論理ゲートの出力を共通接続して
差出力信号を得、上記第３、第４の論理ゲートの出力を
共通接続してボロー出力信号を得るように構成したこと
を特徴とする減算セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078529A JPH087672B2 (ja) | 1986-04-04 | 1986-04-04 | 減算セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078529A JPH087672B2 (ja) | 1986-04-04 | 1986-04-04 | 減算セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62235637A JPS62235637A (ja) | 1987-10-15 |
| JPH087672B2 true JPH087672B2 (ja) | 1996-01-29 |
Family
ID=13664442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078529A Expired - Lifetime JPH087672B2 (ja) | 1986-04-04 | 1986-04-04 | 減算セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087672B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4685079A (en) * | 1984-12-14 | 1987-08-04 | Rca Corporation | Ripple-borrow binary subtraction circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
-
1986
- 1986-04-04 JP JP61078529A patent/JPH087672B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62235637A (ja) | 1987-10-15 |
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