JPS62235637A

JPS62235637A - 減算セル

Info

Publication number: JPS62235637A
Application number: JP61078529A
Authority: JP
Inventors: Masaru Uya; 宇屋　優
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-04-04
Filing date: 1986-04-04
Publication date: 1987-10-15
Anticipated expiration: 2011-01-29
Also published as: JPH087672B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は全減算器に関し、特に０ＭＯ８（相補型絶縁ゲ
ート電界効果）トランジスタを用いて構成するのに最適
な全減算器に関するものである。

従来の技術従来の全減算器を第３図に示す。被減算信号Ａと減算信
号Ｂとボロー入力信号Ｃｉを入力して１差出力信号りと
ボロー出力信号Ｃ０を出力する公知の回路である。１，
２はＮＯＲゲート、３．４はＡＮＤ−ＮＯＲ複合ケート
、５〜７はＮＡＮＤゲート、８はインバータであり、全
て公知のＣＭＯＳゲートで構成されている。ＮＯＲゲー
ト１と復号ゲート３、ＮＯＲゲート２と復号ゲート４の
組み合わせで、それぞれＥＸＯＲ（排他的論理和）ゲー
トの機能を持つ。従って、差出力信号Ｄ、ボロー出力信
号Ｃ０は、それぞれ次式の如く表わされる。

Ｄ＝Ａ■Ｂ■Ｃ１Ｃ＝ＡＢ＋Ｃ１（Ａ■Ｂ）発明が解決しようとする問題点さて、第３図の全減算器に入力信号Ａ、Ｂ、Ｃｉが同期
に入力された場合の減算時間は、差出力信号りは、８，
１．３，２．４の５段のゲートを伝搬した後得られるた
め、ゲートや段分の遅延時間となり、ボロー出力信号Ｃ
０は同様に８．１，３゜６．７のゲートを通過するため
、ゲート６段分の遅延時間となる。

本発明は、従来の全減算器の減算時間を大幅に問題点を
解決するだめの手段本発明は、新規なＣＭＯ８複合ゲートを使うことによっ
て、全減算器を高速化したものである。

すなわち、本発明は、第１．第２．第３１第４゜第５の
入力を有し、上記第１．第２．第３の入力が共に高論理
レベルの第１の場合又は上記第１゜第４．第５の入力が
共に高論理レベルの第２の場合の少なくとも一方の場合
に出力が低論理レベルとなり、上記第１．第２．第３の
入力が共に低論理レベルの第３の場合又は上記第１．第
４、第５の入力が共に低論理レベルの第４の場合の少く
とも一方の場合に出力が高論理レベルとなシ、上記第１
〜第４の場合以外の入力条件のときには出力は高インピ
ーダンス状態となる第１．第２の論理ゲートと、第６．
第７の入力を有し、上記第６゜第７の入力が共に高論理
レベルの第５の場合に出力が低論理レベルとなり、上記
第６．第７の入力禍；此Ｆ（讐絵卯１ノベルの笛６め娼
をに出力力；高論理レベルとなり、上記第５、第５の場
合以外の入力条件のときには出力は高インピーダンス状
態となる第３の論理ゲートと、第８．第９．第１０の入
力を有し、上記第８．第９の入力が共に高論理レベルの
第７の場合又は上記第８．第１０の入力が共に高論理レ
ベルの第８の場合の少くとも一方の場合に出力が低論理
レベルとなり、上記第８．第９の入力が共に低論理レベ
ルの第９の場合又は上記第８．第１０の入力が共に低論
理レベルの第１０の場合の少くとも一方の場合に出力が
高論理レベルとなり、上記第７〜第１０の場合以外の入
力条件のときには出力は高インピーダンス状態となる第
４の論理ゲートとを具備し、被減算信号を、上記第１の
論理ゲートの第２の入力と上記第２の論理ゲートの第２
の入力とに入力し、上記被減算信号の反転信号を、上記
第１の論理ゲートの第５の入力と上記第２の論理ゲート
の第４の入力と上記第３の論理ゲートの第６の入力と上
記第４の論理ゲートの第１０の入力とに入力し、減算信
号を、上記第１の論理ゲートの第３の入力と上記第２の
論理ゲートの第６の入力と上記第３の論理ゲートの第７
の入力と上記第４の論理ゲートの第９の入力とに入力し
、上記減算信号の反転信号を、上記第１の論理ゲートの
第４の入力と上記第２の論理ゲートの第３の入力とに入
力し、ボロー入力信号を上記第１の論理ゲートの第１の
入力に入力し、上記ボロー入力信号の反転信号を、上記
第２の論理ゲートの第１の入力と上記第４の論理ゲート
の第８の入力とに入力し、上記第１．第２の論理ゲート
の出力を共通接続して差出力信号を得、上記第３．第４
の論理ゲートの出力を共通接続してボロー出力信号を得
るように構成したことを特徴とするものである。

作　　　用本発明に、よれば、従来に比べ大巾な減算速度を有する
０ＭＯ３全減算器を得ることができ、０ＭＯ８の割算器
、多入力減算器等の構築に最適となる。

実施例本発明の実施例を第１図に示す。

被減算信号Ａ、減算信号Ｂ、ボロー入力信号Ｃ１を入力
し、差出力信号りとボロー出力信号Ｃ０を出力する０Ｍ
Ｏ８トランジスタ構成の全減算器である。１，２はＣＭ
ＯＳトランジスタ構成の論理ゲートであり・、共に同じ
機能を有するものである。

論理ゲート１（２も同様）は、ａ〜ｅの５つの入力信号
を入力し、６＝ｌ）＝：（＝１（高論理レベル）か又は
ａ　＝　ｄ　＝　ｅ　＝　１のとき、出力ｆ＝０（低論
理レベル）となり、ａ　＝　ｂ　＝　ｃ　＝　Ｏか、又
はａ＝ｄ　＝　ｅ　＝　Ｏのとき、出力ｆ＝１となり、
上記以外の入力条件のときには、出力ｆは高インピーダ
ンス状態となる。３は、２人力（入力信号ｑ　ｓ　ｈ　
）の論理ゲートであり、ｇ＝ｈ＝１のとき、出力に＝０
となり、ｇ　＝ｈ　＝　Ｏのとき、出力に＝１となり、
それ以外の入力条件では出力には高インピーダンス状態
となる。

４は、３人力（入力信号１　、　ｍ　、　ｎ　）の論理
ゲートであり、ｌ　＝　ｍ　＝　１か又はｌ　＝　ｎ　
＝　１のとき、出力に＝＝ｏとな９、ｌ　＝　ｍ　＝　
Ｏか、又はｌ　＝　ｍ　＝＝０のとき、出力に＝＝１と
なり、それ以外の入力条件では出力には高インピーダン
ス状態となる。５゜６．７は、公知の０ＭＯ３構成のイ
ンバータである。

１０〜１４　、２０〜２４．３０　、３１　、４０〜４
２はＰチャネル・トランジスタであり、１５〜１９　、
２６〜２９，３２，３３．４３〜４６はＮチャネル・ト
ランジスタであって、両トランジスタ共に、ソースに矢
印を付して示す。論理ゲート１．２の出力を共通接続し
、接続点量に差出力信号りを得、論理ゲート３，４の出
力を共通接続し接続点ｋにボロー出力信号Ｃ０を得る。

入力信号Ａ、Ｂ、Ｃｉに対する論理ゲート１゜２の出力
と差出力信号りを第１表の真理値表に、また、論理ゲー
ト３．４の出力とボロー出力信号Ｃ０を第２表の真理値
表に示す。

第　　　１　　　表 −例として、Ａ＝Ｏ、Ｂ＝Ｏ、Ｃ，＝Ｃ１）場合には、
Ｐチャネル・トランジスタ１０，１１　。

１４が同時にオンして、論理ゲート１の出力は１、論理
ゲート２は高出力インピーダンスとなって、差出力信号
りは１となり、Ｎチャネル・トランジスタ４３と４６が
同時にオンして、論理ゲート４の出力は０．論理ゲート
３は高出力インピーダンスとなって、ボロー出力信号Ｃ
０は０となる。

第１，２表の真理値表から、Ｄ、Ｃは次式で表わされ、
全減算器として動作していることがわかる。

ｐ＝Ａ■Ｂ■Ｃ０Ｃｏ：　Ａ　Ｂ　＋　Ｂ　Ｃｉ＋　ＣｉＡ次て、第１図
の全減算器の減算時間を見積る。

入力信号Ａ、Ｂ、Ｃ，が同時に入力されたとすると、イ
ンバータ５，８．７で、それぞれＡ、Ｂ。

Ｃ，が同時に得られ、Ａ、Ｂ、Ｃｉ　、Ａ、Ｂ、Ｃ。

のｅつの信号が論理ゲート１〜４に入力されるから、差
出力信号りは、インバータ１段と論理ゲート（１又は２
）７１段の、ゲート２段の遅延時間で、また、ボロー出
力信号Ｃ０も同様に、インバータ１段と論理ゲート（３
又は４）１段の、ゲート２段の遅延時間で得られる。

従って、本発明による全減算器の減算時間は、従来の全
減算器（第３図）に比べて、差出力信号Ｄ１ボロー出力
信号Ｃ０ともに、約２．５分の１に短縮されていること
になる。

なお、論理ゲート１〜４の内部構成は、第１図に示すも
のに限定されることはなく、反機能を有した複合ゲート
ならどんな構成でも良い。例えば、論理ゲート１の場合
に％　ＣｉがＡ、Ｂとほぼ同じタイミングで入力される
ならば、第２図の如き構成にした方がよシ高速となる。

これは、第１図のＰチャネル、Ｎチャネル、トランジス
タ１４．１５をそれぞれ電源（ＶＤＤ）　、グランド側
に接続した構成になっていて、付番、付記号は第１図の
それと完全に対応している。これは、信号Ｃｉ　、Ａ。

Ｂが、Ａ、Ｂに比べてインバータ１段分早く到来するた
め、Ｃｉ　、Ａ、Ｂの入力するトランジスタを固定電位
点側にもって来ることによって、遅れて到来するＡ、Ｈ
の入力するトランジスタ１１゜１３．１６．１８の負荷
容量を最小にし、伝搬遅延時間の短縮を図ったものであ
る。

発明の詳細な説明したように本発明によれば、従来の回路に比べ、
約２．５倍の減算速度を有する０ＭＯ３全減算器を得る
ことができ、０ＭＯ５構成の割算器、多入力減算器等を
構築するのに最適であって、その効果は極めて大きいも
のである。

【図面の簡単な説明】

第１図は本発明の一実施例の全減算器の具体的回路構成
図である。１．２，３．４・・・・・・論理ゲート、５，６．７・
・・・・・インバータ、Ａ・・・・・・被減算信号、Ｂ
・・・・・・減算信号、Ｃ１・・・・・・ボロー入力信
号、Ｃ・・・・・・ボロー出１　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　。力信号、ａ　％　ｅ・・・・・・入力信号、ｆ、ｋ・・
・・・・出力。ｇ、ｈ、１．ｍ、ｎ・・・、・・入力信号。第　１　図

Claims

【特許請求の範囲】

第１、第２、第３、第４、第５の入力を有し、上記第１
、第２、第３の入力が共に高論理レベルの第１の場合又
は上記第１、第４、第５の入力が共に高論理レベルの第
２の場合の少なくとも一方の場合に出力が低論理レベル
となり、上記第１、第２、第３の入力が共に低論理レベ
ルの第３の場合又は上記第１、第４、第５の入力が共に
低論理レベルの第４の場合の少くとも一方の場合に出力
が高論理レベルとなり、上記第１〜第４の場合以外の入
力条件のときには出力は高インピーダンス状態となる第
１、第２の論理ゲートと、第６、第７の入力を有し、上
記第６、第７の入力が共に高論理レベルの第５の場合に
出力が低論理レベルとなり、上記第６、第７の入力が共
に低論理レベルの第６の場合に出力が高論理レベルとな
り、上記第５、第６の場合以外の入力条件のときには出
力は高インピーダンス状態となる第３の論理ゲートと、
第８、第９、第１０の入力を有し、上記第８、第９の入
力が共に高論理レベルの第７の場合又は上記第８、第１
０の入力が共に高論理レベルの第８の場合の少くとも一
方の場合に出力が低論理レベルとなり、上記第８、第９
の入力が共に低論理レベルの第９の場合又は上記第８、
第１０の入力が共に低論理レベルの第１０の場合の少く
とも一方の場合に出力が高論理レベルとなり、上記第７
〜第１０の場合以外の入力条件のときには出力は高イン
ピーダンス状態となる第４の論理ゲートとを具備し、被
減算信号を、上記第１の論理ゲートの第２の入力と上記
第２の論理ゲートの第２の入力とに入力し、上記被減算
信号の反転信号を、上記第１の論理ゲートの第５の入力
と上記第２の論理ゲートの第４の入力と上記第３の論理
ゲートの第６の入力と上記第４の論理ゲートの第１０の
入力とに入力し、減算信号を、上記第１の論理ゲートの
第３の入力と上記第２の論理ゲートの第６の入力と上記
第３の論理ゲートの第７の入力と上記第４の論理ゲート
の第９の入力とに入力し、上記減算信号の反転信号を、
上記第１の論理ゲートの第４の入力と上記第２の論理ゲ
ートの第３の入力とに入力し、ボロー入力信号を上記第
１の論理ゲートの第１の入力に入力し、上記ボロー入力
信号の反転信号を、上記第２の論理ゲートの第１の入力
と上記第４の論理ゲートの第８の入力とに入力し、上記
第１、第２の論理ゲートの出力を共通接続して差出力信
号を得、上記第３、第４の論理ゲートの出力を共通接続
してボロー出力信号を得るように構成したことを特徴と
する全減算器。