JPS60263268A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS60263268A JPS60263268A JP12014284A JP12014284A JPS60263268A JP S60263268 A JPS60263268 A JP S60263268A JP 12014284 A JP12014284 A JP 12014284A JP 12014284 A JP12014284 A JP 12014284A JP S60263268 A JPS60263268 A JP S60263268A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computing Systems (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はベクトル処理装置におけるデータ転送制御に関
し、特にそのベクトル圧縮変換制御に関する。
し、特にそのベクトル圧縮変換制御に関する。
（従来技術）
従来のベクトル処理装置において、オペランドベクトル
レジスタからベクトルエレメントを読出して処理する場
合には各エレメントが順次、１個づつ読出され、リザル
トベクトルレジスタに書込む場合にも各エレメントが順
次、１個づつ書込まれていた。斯かるベクトル処理装置
においては、ベクトルの圧縮変換を行うことは比較的容
易である。
レジスタからベクトルエレメントを読出して処理する場
合には各エレメントが順次、１個づつ読出され、リザル
トベクトルレジスタに書込む場合にも各エレメントが順
次、１個づつ書込まれていた。斯かるベクトル処理装置
においては、ベクトルの圧縮変換を行うことは比較的容
易である。
次に、圧縮変換について説明する。第１図は、圧縮変換
の説明図である。ｋ個（ｋ：正の整数）のマスクエレメ
ントを格納できるマスクデータレジスタＭＳＫと、各マ
スクエレメントに対応して同一のベクトルのエレメント
をに個まで格納できるオペランドベクトルレジスタＯＰ
Ｒと、同様に各マスクエレメントに対応して同一のベク
トルのエレメントをに個まで格納できるリザルトベクト
ルレジスタＲ８Ｌとがおる。そこで、マスクデータレジ
スタＭＳＫとオペランドベクトルレジスタＯＰＲとには
、第１図に示すようなエレメントがそれぞれ格納されて
いるとする。このような状態から−ＩＩが格納されてい
るマスクエレメントの↑ １′ 格納位置に対応したオペランドベクトルレジスタ
ＯＰＲのエレメントな、その順序管乱すことなく順次、
リザルトベクトルレジスタに格納してゆくことが圧縮変
換でおる。
の説明図である。ｋ個（ｋ：正の整数）のマスクエレメ
ントを格納できるマスクデータレジスタＭＳＫと、各マ
スクエレメントに対応して同一のベクトルのエレメント
をに個まで格納できるオペランドベクトルレジスタＯＰ
Ｒと、同様に各マスクエレメントに対応して同一のベク
トルのエレメントをに個まで格納できるリザルトベクト
ルレジスタＲ８Ｌとがおる。そこで、マスクデータレジ
スタＭＳＫとオペランドベクトルレジスタＯＰＲとには
、第１図に示すようなエレメントがそれぞれ格納されて
いるとする。このような状態から−ＩＩが格納されてい
るマスクエレメントの↑ １′ 格納位置に対応したオペランドベクトルレジスタ
ＯＰＲのエレメントな、その順序管乱すことなく順次、
リザルトベクトルレジスタに格納してゆくことが圧縮変
換でおる。
上に説明した圧縮変換において、高速処理を行う場合に
は複数個のベクトルエンメントを同時に並列処理するこ
とが望ましい。しかし、この場合には制御が複雑になぁ
という欠点がめった。
は複数個のベクトルエンメントを同時に並列処理するこ
とが望ましい。しかし、この場合には制御が複雑になぁ
という欠点がめった。
（発明の目的）
本発明の目的は、比較的簡単な制御手段を使用し、並列
にベクトルの圧縮変換を行って高速処理を実行すること
によって上記欠点を除去し、簡単に制御を行うことがで
き石ように構成したベクトル処理装置を提供することに
ある。
にベクトルの圧縮変換を行って高速処理を実行すること
によって上記欠点を除去し、簡単に制御を行うことがで
き石ように構成したベクトル処理装置を提供することに
ある。
（発明の構成）
本発明によるベクトル処理装置は、オペランドベクトル
７９７２手段と、リザルトベクトルＶジスタ手段と、マ
スクデータレジスタ手段と、読出しデータバス手段と、
書込みデータバス手段と。
７９７２手段と、リザルトベクトルＶジスタ手段と、マ
スクデータレジスタ手段と、読出しデータバス手段と、
書込みデータバス手段と。
アライン回路手段と、積算回路手段と、エンコーダ手段
と、デコーダ手段とを具備し、ベクトル圧縮変換を行う
ように構成したものでおる。
と、デコーダ手段とを具備し、ベクトル圧縮変換を行う
ように構成したものでおる。
オペランドベクトルレジスタ手段は、１サイクル中に同
一ベクトルに属する複数個のベクトルエレメントを読出
すだめのものである。
一ベクトルに属する複数個のベクトルエレメントを読出
すだめのものである。
リザルトベクトルＶジヌタ手段は、１サイクル中に同一
ベクトルに属する上記複数個のベクトルエレメントを書
込むためのものでおる。
ベクトルに属する上記複数個のベクトルエレメントを書
込むためのものでおる。
マスクデータ７ジヌタ手段は、オペランドベクトルレジ
スタ手段およびリザルトベクトルレジスタ手段の各要素
に対応し、１サイクル中に上記複数個のマスクエレメン
トを読出すだめのものであ７１゜ 読出しデータバス手段は、オペランドベクトルレジスタ
手段から上記複数個のベクトルエレメントを読出すため
のものでおる。
スタ手段およびリザルトベクトルレジスタ手段の各要素
に対応し、１サイクル中に上記複数個のマスクエレメン
トを読出すだめのものであ７１゜ 読出しデータバス手段は、オペランドベクトルレジスタ
手段から上記複数個のベクトルエレメントを読出すため
のものでおる。
書込みデータバス手段は、リザルトベクトルレジスタ手
段に上記複数個のベクトルエンメントを書込むだめのも
のでめる。
段に上記複数個のベクトルエンメントを書込むだめのも
のでめる。
アライン回路手段は、読出しデータバス手段と書込みデ
ータバス手段とを選択的に接続するだめのものである。
ータバス手段とを選択的に接続するだめのものである。
積算回路手段は、読出しデータバス手段を通して読出さ
れたマスクエレメントの−１＃の数を積算するためのも
のである。
れたマスクエレメントの−１＃の数を積算するためのも
のである。
エンコーダ手段は、積算回路手段から得られた積算値と
、上記によ）読出されたマスクエレメントとによシ上記
すザルトベクトルレジスタ手段に対する書込みアドレス
歩進信号を生成するだめのものである。
、上記によ）読出されたマスクエレメントとによシ上記
すザルトベクトルレジスタ手段に対する書込みアドレス
歩進信号を生成するだめのものである。
デコーダ手段は、上記により読出されたマスクエレメン
トと上記積算値とによってアライン回路手段への接続制
御信号を生成するだめのものであるＯ （実施例） 次に、本発明について図面を参照して詳細に説明する。
トと上記積算値とによってアライン回路手段への接続制
御信号を生成するだめのものであるＯ （実施例） 次に、本発明について図面を参照して詳細に説明する。
第２図は、本発明によるベクトル処理装置の−実施例金
示すブロック図である。第２図において、ベクトル処理
装置は並列ベクトルレジスタ部１と。
示すブロック図である。第２図において、ベクトル処理
装置は並列ベクトルレジスタ部１と。
アライン回路２と、圧縮変換制御回路６と、読出しデー
タバス１０００と、書込みデータ／＜ス２０００と、マ
スクデータ読出しバス１３００！：。
タバス１０００と、書込みデータ／＜ス２０００と、マ
スクデータ読出しバス１３００！：。
書込みアドレス歩進制御信号線６０００と、アライン回
路接続制御信号線６２００とから成立っている。
路接続制御信号線６２００とから成立っている。
第８図は、並列ベクトルレジスタ部１の詳細を示すブロ
ック図である。本実施例においては４個（一般にはｎ個
、ｎ＝１ｔ２＋８・・・、正の整数、ここではｎ＝４）
の同一構成のベクトルレジスタ部ＶＥ−０〜ＶＥ−８を
備え、例えばベクトルレジスタ部ＶＥ−０はマスクデー
タレジスタＭＳＫ−０と、オペランドベクトルレジスタ
０ＰＲ−〇と、リザルトベクトルレジスタＲ８Ｌ−０と
から成立っている。一般に、ベクトルレジスタ部ｖＥ−
１（ｉ＝０，１，２，８）はｆｆ７クデ一タレジスタＭ
ＳＫ−ｉ （ｉ＝０ 、１ 、２−８ ）と。
ック図である。本実施例においては４個（一般にはｎ個
、ｎ＝１ｔ２＋８・・・、正の整数、ここではｎ＝４）
の同一構成のベクトルレジスタ部ＶＥ−０〜ＶＥ−８を
備え、例えばベクトルレジスタ部ＶＥ−０はマスクデー
タレジスタＭＳＫ−０と、オペランドベクトルレジスタ
０ＰＲ−〇と、リザルトベクトルレジスタＲ８Ｌ−０と
から成立っている。一般に、ベクトルレジスタ部ｖＥ−
１（ｉ＝０，１，２，８）はｆｆ７クデ一タレジスタＭ
ＳＫ−ｉ （ｉ＝０ 、１ 、２−８ ）と。
オペランドベクトルレジスタ０ＰＲ−ｉ （１＝ｏ 。
１．２．３）と、リザルトベクトルレジスタＲ８？ Ｌ
−ｉ（ｉ＝ｏ、１ｔ１８）とから成立つ。ここで、オペ
ランドベクトルレジスタ０ＰＲ−ｉ（ｉ＝ｏ、１，２．
８）ならびにリザルトベクトルレジスタＲ８Ｌ−ｔ（ｉ
＝ｏ＋１＊２ｐ８）として読出し／書込みが可能なレジ
スタを使用すれば、リザルトベクトルＶジスタＲ８Ｌ＝
とオペランドベクトルレジスタ０ＰＲ−ｉ（ｉ＝ｏ１１
１２１８）とを同一のレジスタで構成することができる
。
−ｉ（ｉ＝ｏ、１ｔ１８）とから成立つ。ここで、オペ
ランドベクトルレジスタ０ＰＲ−ｉ（ｉ＝ｏ、１，２．
８）ならびにリザルトベクトルレジスタＲ８Ｌ−ｔ（ｉ
＝ｏ＋１＊２ｐ８）として読出し／書込みが可能なレジ
スタを使用すれば、リザルトベクトルＶジスタＲ８Ｌ＝
とオペランドベクトルレジスタ０ＰＲ−ｉ（ｉ＝ｏ１１
１２１８）とを同一のレジスタで構成することができる
。
各オペランドベクトルレジスタ０ＰＲ−０〜０ＰＲ−８
から並列に読出された４個のベクトルエレメントは、４
個のベクトルエレメントを並列に転送するだめの読出し
データバス１０００を介してアライン回路２に供給され
る。４個のベクトルエレメントを並列に転送するだめの
書込みデータバス２０００を介してアライン回路２から
供給されたベクトルエレメントは、各リザルトベクトル
レジスタＲ８Ｌ−０〜Ｒ８Ｌ−８に並列に書込むことが
できる。各マスクデータレジスタＭ８に一〇〜Ｍ Ｓ
Ｋ −８から並列に読出された４個のマスクエレメント
は、マスクデータ読出しノくス１ろ００を介して並列に
圧縮変換制御回路３に転送される。
から並列に読出された４個のベクトルエレメントは、４
個のベクトルエレメントを並列に転送するだめの読出し
データバス１０００を介してアライン回路２に供給され
る。４個のベクトルエレメントを並列に転送するだめの
書込みデータバス２０００を介してアライン回路２から
供給されたベクトルエレメントは、各リザルトベクトル
レジスタＲ８Ｌ−０〜Ｒ８Ｌ−８に並列に書込むことが
できる。各マスクデータレジスタＭ８に一〇〜Ｍ Ｓ
Ｋ −８から並列に読出された４個のマスクエレメント
は、マスクデータ読出しノくス１ろ００を介して並列に
圧縮変換制御回路３に転送される。
第４図は、アライン回路２を詳細に示すブロック図であ
る。第４図において、アライン回路２は読出しデータバ
ス１０００に接続された４個の入カポ−）２０−０〜２
０−３と、書込みデータバス２０００に接続された４個
の出力ボート２１−〇〜２１−３と、各入出力ボート間
を接続するための接続線２２とがら成立つ。アライン回
路２には、圧縮変換制御回路３から信号線６２００を介
してアライン回路接続制御信号が供給されている。
る。第４図において、アライン回路２は読出しデータバ
ス１０００に接続された４個の入カポ−）２０−０〜２
０−３と、書込みデータバス２０００に接続された４個
の出力ボート２１−〇〜２１−３と、各入出力ボート間
を接続するための接続線２２とがら成立つ。アライン回
路２には、圧縮変換制御回路３から信号線６２００を介
してアライン回路接続制御信号が供給されている。
この信号は、ｎ ＝ ４に対応して存在する４個の入カ
ポ−）２１−０〜２１−３に供給され、この信号によっ
て各入出力ボート間の接続の仕方が制御されている。例
えば、後で説明するような情報ωｏ＝ω１＝０（気０，
０〃）、ω２ ＝１ （’ Ｏｒ１〃）、ω３−２（気
１，０’）を含む制御信号が信号線６２００を介して供
給された場合には、各人出ボートの接続の仕方は次のよ
うになる。情報ω。が供給されている出カポ−）２１−
０および情報ω１が供給されている出カポ−）２１−１
はω０＝ω１ ＝ Ｏに対応して共に入力ボート２〇−
〇に接続され、情報ω冨が供給されている出カポ−）２
１−２はω２＝１に対応して入力ボート２０−１に接続
され、情報ω３が供給されている出力ボート２１−８は
ω３＝２に対応して入力ボート２０−２に接続されてい
る。
ポ−）２１−０〜２１−３に供給され、この信号によっ
て各入出力ボート間の接続の仕方が制御されている。例
えば、後で説明するような情報ωｏ＝ω１＝０（気０，
０〃）、ω２ ＝１ （’ Ｏｒ１〃）、ω３−２（気
１，０’）を含む制御信号が信号線６２００を介して供
給された場合には、各人出ボートの接続の仕方は次のよ
うになる。情報ω。が供給されている出カポ−）２１−
０および情報ω１が供給されている出カポ−）２１−１
はω０＝ω１ ＝ Ｏに対応して共に入力ボート２〇−
〇に接続され、情報ω冨が供給されている出カポ−）２
１−２はω２＝１に対応して入力ボート２０−１に接続
され、情報ω３が供給されている出力ボート２１−８は
ω３＝２に対応して入力ボート２０−２に接続されてい
る。
第５図は、圧縮変換制御回路６の詳細を示すブロック図
でらる。第５図において、圧縮変換制御回路６はマスク
データ読出しバス１６００に接続された４ビツトのマス
クレジスタ６１と、加算器６２１ならびにレジスタ６２
２から成る積算回路６２と、エンコーダ６６と、デコー
ダ６４１と。
でらる。第５図において、圧縮変換制御回路６はマスク
データ読出しバス１６００に接続された４ビツトのマス
クレジスタ６１と、加算器６２１ならびにレジスタ６２
２から成る積算回路６２と、エンコーダ６６と、デコー
ダ６４１と。
シフタ６４２とから成立っている。エンコーダ３６はマ
スクレジスタ６１の出力と積算回路３２の積算値Ｘとを
入力して信号線６１００上に書込みアドレス歩進制御信
号を生成し、これを並列ベクトルレジスタ部１に供給し
、てリザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−８
の書込みアドレスの歩道をそれぞれ制御する。デコーダ
６４１にはマスクデータが入力され、デコーダ６４１の
出力はアライン回路接続制御信号線６２００上に各２ピ
ントの情報ω０〜ω３として送出され、アライン回路２
に供給されている。
スクレジスタ６１の出力と積算回路３２の積算値Ｘとを
入力して信号線６１００上に書込みアドレス歩進制御信
号を生成し、これを並列ベクトルレジスタ部１に供給し
、てリザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−８
の書込みアドレスの歩道をそれぞれ制御する。デコーダ
６４１にはマスクデータが入力され、デコーダ６４１の
出力はアライン回路接続制御信号線６２００上に各２ピ
ントの情報ω０〜ω３として送出され、アライン回路２
に供給されている。
次に、本実施例の動作を詳細に説明する。
最初に、並列ベクトルレジヌタ部１の各レジスタは次の
ようにして初期設定されるものとする。
ようにして初期設定されるものとする。
すなわち、各マスクデータレジスタＭＳＫ−０〜ＭＳＫ
−１には特定のマスクデータの値が設定される。設定の
順番は、例えば次のようにして決定される。すなわち、
マスクデータが第１図に示すように１０１１０１００・
・・・・に従って配置されている場合には、マスクデー
タレジスタＭＳＫ−０の最初のアドレスにマスクデータ
の最初の一１〃が設定され、マスクデータレジスタＭＳ
Ｋ−１の最初のアドレスに次のマスクデータ気０〃が設
定され、以下同様にしてマスクデータレジスタＭＳＫ−
８の最初のアドレスに４番目のマスクデーター１〃が設
定される。斯くして、並列ベクトルレジスタ部１の各マ
スクデータレジスタＭＳＫ−０〜ＭＳＫ−８の最初のア
ドレスには、第３図に示すようにマスクデーター１０１
１ ＃が設定され、次のアドレスにマスクデータ’０１
００’が設定され、以下同様にして各マスクデータレジ
スタＭＳＫ−０〜ＭＳＫ−８に各マスクデータが設定さ
れる。
−１には特定のマスクデータの値が設定される。設定の
順番は、例えば次のようにして決定される。すなわち、
マスクデータが第１図に示すように１０１１０１００・
・・・・に従って配置されている場合には、マスクデー
タレジスタＭＳＫ−０の最初のアドレスにマスクデータ
の最初の一１〃が設定され、マスクデータレジスタＭＳ
Ｋ−１の最初のアドレスに次のマスクデータ気０〃が設
定され、以下同様にしてマスクデータレジスタＭＳＫ−
８の最初のアドレスに４番目のマスクデーター１〃が設
定される。斯くして、並列ベクトルレジスタ部１の各マ
スクデータレジスタＭＳＫ−０〜ＭＳＫ−８の最初のア
ドレスには、第３図に示すようにマスクデーター１０１
１ ＃が設定され、次のアドレスにマスクデータ’０１
００’が設定され、以下同様にして各マスクデータレジ
スタＭＳＫ−０〜ＭＳＫ−８に各マスクデータが設定さ
れる。
次に、オペランドベクトルの各エレメントが第１図に示
すようにＡｏ ｒ Ａ１ ＋ Ａ２ ・・・であるとす
る、この場合には第８図に示すように、オペランドベク
トルレジスタ０ＰＲ−０の最初のアドレスにベクトルエ
ンメントＡＯが設定され、オペランドベクトルレジスタ
ＯＰ Ｒ−１の最初のアドレスに次のベクトルエレメン
トＡ１が設定され、以下同様にしてオペランドベクトル
レジスタ０ＰＲ−８の最初のアドレスにベクトルエレメ
ントＡ３が設定される。斯くして、並列ベクトルレジス
タ部１の各オペランドベクトルレジスタ０ＰＲ−〇〜０
ＰＲ−８の最初のアドレスにはベクトルエレメントＡｏ
＋Ａ１ ＊Ａｚ ＋Ａｓがそれぞれ設定される。同様
にして、オペランドベクトルレジスタ０ＰＲ−０〜０Ｐ
Ｒ−８の次のアドレスにはベクトルエレメントＡ４ ｅ
Ａｓ ｒ Ａａ ｒ Ａｔがそれぞれ設定され、以下
同様にしてすべてのオペランドベクトルのベクトルエレ
メントが各オペランドベクトルレジスタ０ＰＲ−０〜０
ＰＲ−８Ｋｌ［次設定される。
すようにＡｏ ｒ Ａ１ ＋ Ａ２ ・・・であるとす
る、この場合には第８図に示すように、オペランドベク
トルレジスタ０ＰＲ−０の最初のアドレスにベクトルエ
ンメントＡＯが設定され、オペランドベクトルレジスタ
ＯＰ Ｒ−１の最初のアドレスに次のベクトルエレメン
トＡ１が設定され、以下同様にしてオペランドベクトル
レジスタ０ＰＲ−８の最初のアドレスにベクトルエレメ
ントＡ３が設定される。斯くして、並列ベクトルレジス
タ部１の各オペランドベクトルレジスタ０ＰＲ−〇〜０
ＰＲ−８の最初のアドレスにはベクトルエレメントＡｏ
＋Ａ１ ＊Ａｚ ＋Ａｓがそれぞれ設定される。同様
にして、オペランドベクトルレジスタ０ＰＲ−０〜０Ｐ
Ｒ−８の次のアドレスにはベクトルエレメントＡ４ ｅ
Ａｓ ｒ Ａａ ｒ Ａｔがそれぞれ設定され、以下
同様にしてすべてのオペランドベクトルのベクトルエレ
メントが各オペランドベクトルレジスタ０ＰＲ−０〜０
ＰＲ−８Ｋｌ［次設定される。
リザルトレジスタＲ８Ｌ−０〜Ｒ８Ｌ−８には圧縮変換
によシオペランドベクトルレジスタ０ＰＲ−０〜０ＰＲ
−８のベクトルエンメントＡｏ＋ＡＩ ｒ ＡＳ ・・
・が圧縮されて書込まれるので初期設定をする必要はな
い。したがって、第３図に示すリザルトベクトルレジス
タＲ８Ｌ−０〜Ｒ８Ｌ−８には以上説明したような初期
値ではなく、後で説明するような圧縮変換後の各ベクト
ルエレメントが設定されている。
によシオペランドベクトルレジスタ０ＰＲ−０〜０ＰＲ
−８のベクトルエンメントＡｏ＋ＡＩ ｒ ＡＳ ・・
・が圧縮されて書込まれるので初期設定をする必要はな
い。したがって、第３図に示すリザルトベクトルレジス
タＲ８Ｌ−０〜Ｒ８Ｌ−８には以上説明したような初期
値ではなく、後で説明するような圧縮変換後の各ベクト
ルエレメントが設定されている。
以上の初期設定状態がら圧縮変換が開始嘔れるが、圧縮
変換の第０次サイクルにおいて、並列ベクトルレジスタ
部１のマスクデータレジスタＭＳＫ−０〜ＭＳＫ−８の
最初のアドレスに格納されているマスクデータ’１［１
１”が並列に読出され、マスクデータ読出しバス１３０
０を介して圧縮変換制御回路６のマスクンジスタロ１に
格納される。
変換の第０次サイクルにおいて、並列ベクトルレジスタ
部１のマスクデータレジスタＭＳＫ−０〜ＭＳＫ−８の
最初のアドレスに格納されているマスクデータ’１［１
１”が並列に読出され、マスクデータ読出しバス１３０
０を介して圧縮変換制御回路６のマスクンジスタロ１に
格納される。
このとき、各オペランドレジスタ０ＰＲ−０〜０ＰＲ−
８の最初のアドレスに格納されているオペランドベクト
ルの各ベクトルエレメントＡｏ ｒ Ａｔ ｐＡ２ 、
Ａｓが読出され、読出しデータバス１０００を介してア
ライン回路２の入力ポート２０−０〜２０−８に出力さ
れる。マスクレジスタ６１に格納されているマスクデー
タからデコーダ！＋４１によってアライン回路接続制御
信号を生成し、これをアライン回路２に供給してアライ
ン回路２の入カポ−）２０−０〜２０−３と出力ボート
２１−〇〜２１−８との間の接続を制御する。この制御
は以下のようにして行われる。
８の最初のアドレスに格納されているオペランドベクト
ルの各ベクトルエレメントＡｏ ｒ Ａｔ ｐＡ２ 、
Ａｓが読出され、読出しデータバス１０００を介してア
ライン回路２の入力ポート２０−０〜２０−８に出力さ
れる。マスクレジスタ６１に格納されているマスクデー
タからデコーダ！＋４１によってアライン回路接続制御
信号を生成し、これをアライン回路２に供給してアライ
ン回路２の入カポ−）２０−０〜２０−３と出力ボート
２１−〇〜２１−８との間の接続を制御する。この制御
は以下のようにして行われる。
第６図および第７図は、それぞれ第５図に示したエンコ
ーダ６６の回路構成図と論理値とを示す図である。エン
コーダ３６の出力はリザルトベクトルレジスタＲ８Ｌ−
０〜ＲＳ Ｌ −８０歩進制制御器として並列ベクトル
レジスタ部１に供給される。第７図に示す論理値はｎ
＝ ４とした時の実施例であるが、ｎ−ｆ−４の時にも
以下のように論理値を設定することによシ容易に同様な
エンコーダを構成することができる。すなわち、入力さ
れたマスクデータｍＱ−ｍｎ １を加算踵加算値によシ
ｍ（１〜ｍ ｎ−１に含まれる気１Ｎの数をめ、ａ（、
Ω側から左詰めで一１＃を割付け、残シをすべてＩ’ｔ
□Ｉとして結果を積算値Ｘだけサイクリックに右にシフ
ト（ライトローテート）する。このようにして得られた
リザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ’−８の
歩進制御信号は、マスクデータｍ（、−ｍｌがＬＳ ｌ
＃、％ Ｑ ＃％Ｓ Ｉ １１．％ ｌ ＃であって
、積算値ＸがＯのときに”１１１０”でめυ、リザルト
ベタトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−２の内容が歩進
される。このとき、そのベクトル部にはリザルトベクト
ルのベクトルエレメントが転送されているので、ベクト
ルエレメントＡｏ ｒ Ａ２ ｒ Ａ３のみがリザルト
ベクトルレジスタＲ８Ｌ−０〜ＲＳ Ｔ、 −２の最初
のアドレスに書込まれて残ることになる。しかし、リザ
ルトベクトルレジスタＲ８Ｌ−３の書込みアドレスは歩
進されないだめ、リザルトベクトルレジスタＲ８Ｌ−３
に転送されるべきデータとしてのベクトルエンメントＡ
３はリザルトベクトルンジスタＲ８Ｌ゛ −８の最初の
レジスタに書込まれるが、次のサイクルで書換えられて
しまうことになる。したがつて、第８図に示すようにリ
ザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−２の最初
のアドレスにはベクトルエレメントＡｏ 、Ａｓ 、Ａ
ｓが格納される。
ーダ６６の回路構成図と論理値とを示す図である。エン
コーダ３６の出力はリザルトベクトルレジスタＲ８Ｌ−
０〜ＲＳ Ｌ −８０歩進制制御器として並列ベクトル
レジスタ部１に供給される。第７図に示す論理値はｎ
＝ ４とした時の実施例であるが、ｎ−ｆ−４の時にも
以下のように論理値を設定することによシ容易に同様な
エンコーダを構成することができる。すなわち、入力さ
れたマスクデータｍＱ−ｍｎ １を加算踵加算値によシ
ｍ（１〜ｍ ｎ−１に含まれる気１Ｎの数をめ、ａ（、
Ω側から左詰めで一１＃を割付け、残シをすべてＩ’ｔ
□Ｉとして結果を積算値Ｘだけサイクリックに右にシフ
ト（ライトローテート）する。このようにして得られた
リザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ’−８の
歩進制御信号は、マスクデータｍ（、−ｍｌがＬＳ ｌ
＃、％ Ｑ ＃％Ｓ Ｉ １１．％ ｌ ＃であって
、積算値ＸがＯのときに”１１１０”でめυ、リザルト
ベタトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−２の内容が歩進
される。このとき、そのベクトル部にはリザルトベクト
ルのベクトルエレメントが転送されているので、ベクト
ルエレメントＡｏ ｒ Ａ２ ｒ Ａ３のみがリザルト
ベクトルレジスタＲ８Ｌ−０〜ＲＳ Ｔ、 −２の最初
のアドレスに書込まれて残ることになる。しかし、リザ
ルトベクトルレジスタＲ８Ｌ−３の書込みアドレスは歩
進されないだめ、リザルトベクトルレジスタＲ８Ｌ−３
に転送されるべきデータとしてのベクトルエンメントＡ
３はリザルトベクトルンジスタＲ８Ｌ゛ −８の最初の
レジスタに書込まれるが、次のサイクルで書換えられて
しまうことになる。したがつて、第８図に示すようにリ
ザルトベクトルレジスタＲ８Ｌ−０〜Ｒ８Ｌ−２の最初
のアドレスにはベクトルエレメントＡｏ 、Ａｓ 、Ａ
ｓが格納される。
第１次サイクルにおいて各オペランドベクトルレジスタ
０ＰＲ−０〜０ＰＲ−８から次のアドレスのベクトルエ
レメントＡ４ ＋ Ａｓ ｐ Ａｍ ｒ ＡＴが読出さ
れ、アライン回路２の入力ボート２０−０〜２０−８に
入力される。この場合には、マスクデータレジスタＭＳ
Ｋ−０〜ＭＳＫ−８からも同様にして次のデータ％ ０
１００＃が読出されてマスクレジスタ６１に格納される
。積算回路６２のレジスタ６２２においては前回の積算
値Ｘが８でおって、マスクデータの値が％０１００＃で
あるため、信号線６２００上のアライン回路接続制御信
号の各成分ω０〜ω３は％８８８１ ＃となシ、結果的
にはアライン回路２の出カポ−）２１−０〜２１−８に
はそれぞれＡ７ ｖ Ａ７ ＃ ＡＴ ＋ＡＢが出力さ
れる。一方、エンコーダ３るの出力は％Ｑ００１１とな
るため、リザルトベクトルレジスタＲＳ Ｌ −８のみ
にベクトルエレメントＡ５が書込まれ、その後に書込み
アドレスが歩進される。このとき、他のリザルトベクト
ルレジスタＲ８Ｌ−〇〜Ｒ８Ｌ−２にはベクトルエレメ
ントＡ７＊Ａｔ＋Ａ７が書込まれるが、アドレスの歩進
が行われないので次のサイクルで書換えられることにな
る。
０ＰＲ−０〜０ＰＲ−８から次のアドレスのベクトルエ
レメントＡ４ ＋ Ａｓ ｐ Ａｍ ｒ ＡＴが読出さ
れ、アライン回路２の入力ボート２０−０〜２０−８に
入力される。この場合には、マスクデータレジスタＭＳ
Ｋ−０〜ＭＳＫ−８からも同様にして次のデータ％ ０
１００＃が読出されてマスクレジスタ６１に格納される
。積算回路６２のレジスタ６２２においては前回の積算
値Ｘが８でおって、マスクデータの値が％０１００＃で
あるため、信号線６２００上のアライン回路接続制御信
号の各成分ω０〜ω３は％８８８１ ＃となシ、結果的
にはアライン回路２の出カポ−）２１−０〜２１−８に
はそれぞれＡ７ ｖ Ａ７ ＃ ＡＴ ＋ＡＢが出力さ
れる。一方、エンコーダ３るの出力は％Ｑ００１１とな
るため、リザルトベクトルレジスタＲＳ Ｌ −８のみ
にベクトルエレメントＡ５が書込まれ、その後に書込み
アドレスが歩進される。このとき、他のリザルトベクト
ルレジスタＲ８Ｌ−〇〜Ｒ８Ｌ−２にはベクトルエレメ
ントＡ７＊Ａｔ＋Ａ７が書込まれるが、アドレスの歩進
が行われないので次のサイクルで書換えられることにな
る。
第８図は、第５図に示すデコーダ６４１によって発生す
る情報を示す図でおる。第８図においてＸの部分は圧縮
変換の動作では使用しない接続であるため、ハードウェ
アで構成しやすいように設定すればよい。上の説明にお
いて、ｍ・に対応して電０〃の接続情報が割付けられ、
ｍｌに対応して−１〃の接続情報が割付けられ、ｍ２に
対応して気２〃の接続情報が割付けられ、ｍｌに対応し
ても３〃の接続情報が割付けられていた時に、マスクビ
ットｍＱ ｔ ＩＴＩＩ ＨＩｎ２ ｒ ｌ’ｎｌが′
Ｉ′であるような接続情報を左側から詰めて並べて配置
し、積算値に対応してサイクリックに右シフトしたもの
が上記接続の論理である。
る情報を示す図でおる。第８図においてＸの部分は圧縮
変換の動作では使用しない接続であるため、ハードウェ
アで構成しやすいように設定すればよい。上の説明にお
いて、ｍ・に対応して電０〃の接続情報が割付けられ、
ｍｌに対応して−１〃の接続情報が割付けられ、ｍ２に
対応して気２〃の接続情報が割付けられ、ｍｌに対応し
ても３〃の接続情報が割付けられていた時に、マスクビ
ットｍＱ ｔ ＩＴＩＩ ＨＩｎ２ ｒ ｌ’ｎｌが′
Ｉ′であるような接続情報を左側から詰めて並べて配置
し、積算値に対応してサイクリックに右シフトしたもの
が上記接続の論理である。
第９図はデコーダろ４１の構成例を示す回路図であシ、
第９図における気ｌｌは定数’ １ ’を出力すること
を示す。ここで、第８図に示す論理値は第９図に示す回
路構成によって実現される。第９図はｎ ＝ ４とした
場合の実施例でおって、ｎ≠４の場合においても容易に
構成することができる。
第９図における気ｌｌは定数’ １ ’を出力すること
を示す。ここで、第８図に示す論理値は第９図に示す回
路構成によって実現される。第９図はｎ ＝ ４とした
場合の実施例でおって、ｎ≠４の場合においても容易に
構成することができる。
例えば、ｎ ＝ ２の時にはｍｌ）に対応した接続情報
として−Ｏｌを割付け、ｍｌに対応した接続情報として
Ｎ１Ｎを割付けてマスクビットｍＱ、ｍｌの内容が％ｌ
ｌであるような接続情報を左から並べて配置することに
よシ圧縮変換を行い得るようにアライン回路２の接続情
報を得ることができる。
として−Ｏｌを割付け、ｍｌに対応した接続情報として
Ｎ１Ｎを割付けてマスクビットｍＱ、ｍｌの内容が％ｌ
ｌであるような接続情報を左から並べて配置することに
よシ圧縮変換を行い得るようにアライン回路２の接続情
報を得ることができる。
例えば、ｎ＝５の時には同様にｍＱに対応した接続情報
として％ ＯＩを割付け、ｍｌに対応した接続情報とし
て亀】ｌを割付け、ｍ２に対応した接続情報として・２
Ｎを割付け、ｍｌに対応した接続情報として％８Ｎを割
付け、ｍ４に対応した接続情報として％４〃を割付けて
同様の操作を行えば、圧縮変換を行い得るデコーダ６４
１の論理が得られる。
として％ ＯＩを割付け、ｍｌに対応した接続情報とし
て亀】ｌを割付け、ｍ２に対応した接続情報として・２
Ｎを割付け、ｍｌに対応した接続情報として％８Ｎを割
付け、ｍ４に対応した接続情報として％４〃を割付けて
同様の操作を行えば、圧縮変換を行い得るデコーダ６４
１の論理が得られる。
第８図において、積算値Ｘに対応したシフタ３４２の出
力信号はデコーダ６４１からの出力信号（Ｘ＝０の時の
Ｇ＋６ ＋ ６’ １＋ ω２ ’ ω＊ ）を積算値
Ｘだけサイクリックに右へシフト（ライトローテート）
シたものである。この結果、タスクレジスタ３１に上記
マスクデータ’ １０１１ ’が格納された場合には、
積算値Ｘ−０であるため、デコーダ６４１の出力はωｏ
−０．ω１＝２．ω２＝８、ω３＝３となってデコーダ
３４１は−０２８８’をアライン回路２に供給すること
になる。この結果、アライン回路２の各入力ポート２０
−０〜２０−３と各出力ボート２１−０〜２１−３との
間は上記のように接続され、出カポ−）２１−０〜２１
−８に接続された書込みデータバス２０００には結果的
にベクトルエンメン）Ａｏ 、Ａ：； 、Ａａ＋Ａ３が
データとして出力される。
力信号はデコーダ６４１からの出力信号（Ｘ＝０の時の
Ｇ＋６ ＋ ６’ １＋ ω２ ’ ω＊ ）を積算値
Ｘだけサイクリックに右へシフト（ライトローテート）
シたものである。この結果、タスクレジスタ３１に上記
マスクデータ’ １０１１ ’が格納された場合には、
積算値Ｘ−０であるため、デコーダ６４１の出力はωｏ
−０．ω１＝２．ω２＝８、ω３＝３となってデコーダ
３４１は−０２８８’をアライン回路２に供給すること
になる。この結果、アライン回路２の各入力ポート２０
−０〜２０−３と各出力ボート２１−０〜２１−３との
間は上記のように接続され、出カポ−）２１−０〜２１
−８に接続された書込みデータバス２０００には結果的
にベクトルエンメン）Ａｏ 、Ａ：； 、Ａａ＋Ａ３が
データとして出力される。
以上のサイクルを次々に繰シ返すことによシ、第１図に
示すような圧縮変換が正しく実行筋れることになる。
示すような圧縮変換が正しく実行筋れることになる。
なお、本実施例においては同時に並列処理するデータの
数（ｎ）は主として４個として説明したが、これは一実
施例にすぎず、本発明は斯かる実施例に限定されるもの
ではない。
数（ｎ）は主として４個として説明したが、これは一実
施例にすぎず、本発明は斯かる実施例に限定されるもの
ではない。
以上のように、本発明を採用するとベクトルデータの圧
縮変換を効率的に行うためのアライン回路および並列ベ
クトルレジスタ部に供給される制御信号を、比較的簡単
なハードウェア構成の圧縮変換制御回路により生成でき
る。
縮変換を効率的に行うためのアライン回路および並列ベ
クトルレジスタ部に供給される制御信号を、比較的簡単
なハードウェア構成の圧縮変換制御回路により生成でき
る。
（発明の効果）
本発明には以上説明したように、複数個のオペランドベ
クトルレジスタと複数個のリザルトベクトルレジスタと
を備えて制御することにより、効率的な圧縮変換を実行
することができるという効果がある。
クトルレジスタと複数個のリザルトベクトルレジスタと
を備えて制御することにより、効率的な圧縮変換を実行
することができるという効果がある。
第１図は、ベクトルエレメントの圧縮変換を説明するた
めの説明図である。 第２図は、本発明によるベクトル処理装置の一実施例を
示すブロック図である。 第８図は、第２図に示す並列ベクトルレジスタ部の詳細
を示すブロック図でめる。 第４図は、第２図に示すアライン回路の詳細を示すブロ
ック図でちる。 第５図は、第２図に示す圧縮変換制御回路の詳細を示す
ブロック図である。 第６図は、第５図に示すエンコーダの詳細を示す回路図
である。 第７図は、第５図および第６図に示すエンコーダに工っ
て得られたデータを示す図である。 第８図は、第５図に示すデコーダによって得られる情報
を示す図でろる。 第９図は、第８図に示す情報を実現するためのデコーダ
の回路構成例を示す回路図である。 １・・・並列ベクトルレジスタ部 ２・・・アライン回路 ６・・・圧縮変換制御回路 ２０−０〜２０−３・・・入力ボート ２１−０〜２１−３・・・出力ボート ３１・・・マスクレジスタ ６２・・・積Ｘ回路 ６６・・・エンコーダ ６４１・・・デコーダ ３４２・・・レジスタ ６２１・・・加算器 ＶＥ−０〜ＶＥ−８・・・ベクトルレジスタ部Ｍ８に−
０−Ｍ５Ｋ−、ｌ・・・マスクデータレジスタ ０ＰＲ−０〜０ＰＲ−１・・・オペランドベクトルレジ
スタ Ｔ？、５Ｌ−０〜Ｒ８Ｌ−３・・・リザルトベクトルレ
ジスタ ２２．１０００．１３００，２０（）０．ろ０００゜６
２００・・・・・信号線お工びパヌ ％計出願人 日本電気株式会社 住理人弁理士井ノロ 壽 ′）ｖ６図 χ−Ｏχ＝Ｉ Ｘ＝２ Ｘ＝３ ０００１ １００１） ＤＩ θｌ ００ ｔ Ｏρ
００１００＋ θ １ θ Ｏθ θ ｆ θ θ ０
０ ｉ ００ １７１θ １ θｏ ｒｏｏＯＤＩ θ
０ θ ＯＴＯＤＯθ １１ θθｏ ｔｏｏ θ
ρ ＴＯＤ θθ １０ ００ θ １０θ ＩＩ Ｉ
ＩＯＤ ＯＩ Ｉｏ ０１１１１１ Ｔ ＯＯ＋ＤＩ
０１ １１００ （Ｉ ｔ ＩＱ θｉ＋Ｉ＋ 、Ｉ
０ （＋１１ θ θ Ｉ ＩＩＩ０ θＩＩ θ θ
Ｉ）ｌｌ Ｉｆ）０１ρ＋Ｉ θ Ｉ Ｉ θ θ
０ＩＴＯθ ＯＩＩ Ｉ ｏｏｔＩＯＩ ＯＩ （Ｏθ
θ ｔ １ θ θ １１１＋１ ｔｉｌｌ θ Ｉ
ＩＩｌＩＤ ＋１１７ θ ｏｔｔｏ ｏ θ ＩＩ
１００１θ ＩＩＩ ＩＩＩ Ｏ０ｔｔＬ ／ｆｌｌｌ
ｌ Ｉ Ｌ ｏ ＩＴＯｔ＋ １１１１１ ０ ｌｌｌ
１ＫＩＩＩ ｌ１ｌｔｔｃ＋ ＋＋ｚｌ ７１＋１１
ｌ７１１１ ＩＩ Ｏ１１１１１７１１１０ＯｎＩ
ｌｕｌ＋ １１ ０１＋＋１１１Ｉ丁１１１１１１１１
１＋冨１１ス・８図 χ＝ＯＸ、＝Ｉ Ｘ＝２ Ｘ＝３ ｍｅ ７ｆｆｌ ｔｉｌｌ ＭＳ ＋ｆｆ＃ ［１ｍ
ｕｌ３ １Ｍ ｕＪＴ ｗｉ ｄＪ Ｗｅ ＋ｉ＃ Ｉ
ｆｆｚ １１ ｍ ｄｒ ｕｌ ｙ３θｏｏｏ ｘにＸ
￥ ＸＸＸＸ ＸＸＸＸ ＸＸＸＸ６００ｔ ３ＸＸＸ
ＸＪＸＸ ＸＸｊＸ ＸＸＸＪρ σ ＴＯｚｘＸＸ
Ｘ２ｘｘ ＸＸ２Ｘ ＸＸＸ２θ （１／Ｉ ＺＪＸ
Ｘ Ｘ２ ３Ｘ ＸＸ２．！ ＪＸＸ ２０ＩＬり０＋
ＸＸＸＸ＋ＸＸＸＸｌＸＸＸＸｌ０ ｌ ０ １ １ｊ
ｙ、Ｘ ＸＩ ３ｘ ＸＸ１３ ＪＸＸＩＤＩｔｏ
＋２ｘｙ＋ Ｘｌ２Ｘ ＸＸ１２ ２ｘＸＩＯＬ＋＋
＋２３Ｘ × Ｉ２３ ＪＸＩ２ ２ＪＸ１１００ θ
θ Ｘ’Ｘ％ Ｘ θ Ｙｘ ＸＸ（ＩＸ ＸＸＸＸ
６００ｔ Ｄ ３ ｙｖ Ｘ（ＩＪＸ ｘＸＯ３３Ｘｙ
０１ θ ｔ σ ｏｚｘ Ｘ Ｘ（１２Ｘ ＸＸ θ
２ ＺＸｘ６’Ｏｌ ｔ ６？３ Ｘ ｘ １）２３
３ｘｏＺ ２ＪＸｌ１ＭＯＤ （＋ｌＸＸ Ｘ０ＴＸ
ＸＸＯＩ ＋ＸＸ０１ ｆ Ｏｔ ０１ＪＸ Ｘｌ）
１３ ＪＸＩ７１ １３ＫＯＩＩＩ’０ ０＋２Ｘ Ｘ
ＤＴ２ ２ＸＤ＋ ＋ＺＸ０１１１１ ０Ｉｚ５ ５
θ ｔｚ ２３０１ ｒ２３０才９図
めの説明図である。 第２図は、本発明によるベクトル処理装置の一実施例を
示すブロック図である。 第８図は、第２図に示す並列ベクトルレジスタ部の詳細
を示すブロック図でめる。 第４図は、第２図に示すアライン回路の詳細を示すブロ
ック図でちる。 第５図は、第２図に示す圧縮変換制御回路の詳細を示す
ブロック図である。 第６図は、第５図に示すエンコーダの詳細を示す回路図
である。 第７図は、第５図および第６図に示すエンコーダに工っ
て得られたデータを示す図である。 第８図は、第５図に示すデコーダによって得られる情報
を示す図でろる。 第９図は、第８図に示す情報を実現するためのデコーダ
の回路構成例を示す回路図である。 １・・・並列ベクトルレジスタ部 ２・・・アライン回路 ６・・・圧縮変換制御回路 ２０−０〜２０−３・・・入力ボート ２１−０〜２１−３・・・出力ボート ３１・・・マスクレジスタ ６２・・・積Ｘ回路 ６６・・・エンコーダ ６４１・・・デコーダ ３４２・・・レジスタ ６２１・・・加算器 ＶＥ−０〜ＶＥ−８・・・ベクトルレジスタ部Ｍ８に−
０−Ｍ５Ｋ−、ｌ・・・マスクデータレジスタ ０ＰＲ−０〜０ＰＲ−１・・・オペランドベクトルレジ
スタ Ｔ？、５Ｌ−０〜Ｒ８Ｌ−３・・・リザルトベクトルレ
ジスタ ２２．１０００．１３００，２０（）０．ろ０００゜６
２００・・・・・信号線お工びパヌ ％計出願人 日本電気株式会社 住理人弁理士井ノロ 壽 ′）ｖ６図 χ−Ｏχ＝Ｉ Ｘ＝２ Ｘ＝３ ０００１ １００１） ＤＩ θｌ ００ ｔ Ｏρ
００１００＋ θ １ θ Ｏθ θ ｆ θ θ ０
０ ｉ ００ １７１θ １ θｏ ｒｏｏＯＤＩ θ
０ θ ＯＴＯＤＯθ １１ θθｏ ｔｏｏ θ
ρ ＴＯＤ θθ １０ ００ θ １０θ ＩＩ Ｉ
ＩＯＤ ＯＩ Ｉｏ ０１１１１１ Ｔ ＯＯ＋ＤＩ
０１ １１００ （Ｉ ｔ ＩＱ θｉ＋Ｉ＋ 、Ｉ
０ （＋１１ θ θ Ｉ ＩＩＩ０ θＩＩ θ θ
Ｉ）ｌｌ Ｉｆ）０１ρ＋Ｉ θ Ｉ Ｉ θ θ
０ＩＴＯθ ＯＩＩ Ｉ ｏｏｔＩＯＩ ＯＩ （Ｏθ
θ ｔ １ θ θ １１１＋１ ｔｉｌｌ θ Ｉ
ＩＩｌＩＤ ＋１１７ θ ｏｔｔｏ ｏ θ ＩＩ
１００１θ ＩＩＩ ＩＩＩ Ｏ０ｔｔＬ ／ｆｌｌｌ
ｌ Ｉ Ｌ ｏ ＩＴＯｔ＋ １１１１１ ０ ｌｌｌ
１ＫＩＩＩ ｌ１ｌｔｔｃ＋ ＋＋ｚｌ ７１＋１１
ｌ７１１１ ＩＩ Ｏ１１１１１７１１１０ＯｎＩ
ｌｕｌ＋ １１ ０１＋＋１１１Ｉ丁１１１１１１１１
１＋冨１１ス・８図 χ＝ＯＸ、＝Ｉ Ｘ＝２ Ｘ＝３ ｍｅ ７ｆｆｌ ｔｉｌｌ ＭＳ ＋ｆｆ＃ ［１ｍ
ｕｌ３ １Ｍ ｕＪＴ ｗｉ ｄＪ Ｗｅ ＋ｉ＃ Ｉ
ｆｆｚ １１ ｍ ｄｒ ｕｌ ｙ３θｏｏｏ ｘにＸ
￥ ＸＸＸＸ ＸＸＸＸ ＸＸＸＸ６００ｔ ３ＸＸＸ
ＸＪＸＸ ＸＸｊＸ ＸＸＸＪρ σ ＴＯｚｘＸＸ
Ｘ２ｘｘ ＸＸ２Ｘ ＸＸＸ２θ （１／Ｉ ＺＪＸ
Ｘ Ｘ２ ３Ｘ ＸＸ２．！ ＪＸＸ ２０ＩＬり０＋
ＸＸＸＸ＋ＸＸＸＸｌＸＸＸＸｌ０ ｌ ０ １ １ｊ
ｙ、Ｘ ＸＩ ３ｘ ＸＸ１３ ＪＸＸＩＤＩｔｏ
＋２ｘｙ＋ Ｘｌ２Ｘ ＸＸ１２ ２ｘＸＩＯＬ＋＋
＋２３Ｘ × Ｉ２３ ＪＸＩ２ ２ＪＸ１１００ θ
θ Ｘ’Ｘ％ Ｘ θ Ｙｘ ＸＸ（ＩＸ ＸＸＸＸ
６００ｔ Ｄ ３ ｙｖ Ｘ（ＩＪＸ ｘＸＯ３３Ｘｙ
０１ θ ｔ σ ｏｚｘ Ｘ Ｘ（１２Ｘ ＸＸ θ
２ ＺＸｘ６’Ｏｌ ｔ ６？３ Ｘ ｘ １）２３
３ｘｏＺ ２ＪＸｌ１ＭＯＤ （＋ｌＸＸ Ｘ０ＴＸ
ＸＸＯＩ ＋ＸＸ０１ ｆ Ｏｔ ０１ＪＸ Ｘｌ）
１３ ＪＸＩ７１ １３ＫＯＩＩＩ’０ ０＋２Ｘ Ｘ
ＤＴ２ ２ＸＤ＋ ＋ＺＸ０１１１１ ０Ｉｚ５ ５
θ ｔｚ ２３０１ ｒ２３０才９図
Claims (1)
- １サイクル中に同一ベクトルに属する複数個のベクトル
エレメントを読出すためのオペランドベクトル７９７２
手段と、前記１サイクル中に前記同一ベクトルに属する
前記複数個のベクトルエレメントを書込むためのリザル
トベクトルレジスタ手段と、前記オペランドベクトルレ
ジスタ手段および前記リザルトベクトルレジスタ手段の
各要素に対応し、前記ｌサイクル中に前記複数個のマス
クエレメントを読出すためのマスクデータレジヌタ手段
と、前記オペランドベクトルレジスタ手段から前記複数
個のベクトルエンメントを読出すための読出しデータバ
ス手段と、前記リザルトベクトルレジスタ手段に前記複
数個のベクトルエレメントを書込むための書込みデータ
バス手段と、前記読出しデータバス手段と前記書込みデ
ータバス手段とを選択的に接続するためのアライン回路
手段と、前記読出しデータバス手段を通して読出された
前記マスクエレメントの−１１の数を積算するための積
算回路手段と、前記積算回路手段から得られた積算値と
前記読出されたマスクエレメントとによシ、前記リザル
トベクトルレジスタ手段に対する書込みアドレス歩進信
号を生成するためのエンコーダ手段と、前記読出された
マスクエレメントと前記積算値とによって前記アライン
回路手段への接続制御信号を生成するだめのテコーダ手
段とを具備してベクトル圧縮変換を行うように構成した
ことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014284A JPS60263268A (ja) | 1984-06-12 | 1984-06-12 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014284A JPS60263268A (ja) | 1984-06-12 | 1984-06-12 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263268A true JPS60263268A (ja) | 1985-12-26 |
| JPH0325822B2 JPH0325822B2 (ja) | 1991-04-09 |
Family
ID=14779001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12014284A Granted JPS60263268A (ja) | 1984-06-12 | 1984-06-12 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811213A (en) * | 1985-10-11 | 1989-03-07 | Hitachi, Ltd. | Vector processor with vector registers |
| JPH0330064A (ja) * | 1989-06-27 | 1991-02-08 | Koufu Nippon Denki Kk | ベクトルデータ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
-
1984
- 1984-06-12 JP JP12014284A patent/JPS60263268A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696369A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Vector element conversion processing system |
| JPS57209570A (en) * | 1981-06-19 | 1982-12-22 | Fujitsu Ltd | Vector processing device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811213A (en) * | 1985-10-11 | 1989-03-07 | Hitachi, Ltd. | Vector processor with vector registers |
| JPH0330064A (ja) * | 1989-06-27 | 1991-02-08 | Koufu Nippon Denki Kk | ベクトルデータ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325822B2 (ja) | 1991-04-09 |
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