JPS6329443B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はトランスバーサル・フイルタを用いた
自動等化器に関する。

トランスバーサル・フイルタを用いた自動等化
器は、従来より通信の分野で伝送路歪の等化に用
いられており、また最近ではテレビジヨンにおけ
るゴースト消去装置への応用も考えられている。

トランスバーサル・フイルタは多数の遅延段を
有する遅延手段と、この遅延手段の各タツプの出
力信号または各タツプへの入力信号にタツプ利得
を乗じるタツプ利得加重回路を主体として構成さ
れ、自動等化器においてはタツプ利得を信号の歪
状態に応じて設定することにより、トランスバー
サル・フイルタの出力に歪が除去された信号を取
出すようになつている。

ところで、このような自動等化器ではトランス
バーサル・フイルタにおける遅延手段は等化能力
の面からどうしてもある程度以上の遅延段数が必
要となるが、タツプ利得加重回路（主に乗算器）
については必らずしもタツプ数分必要でない。実
際、この種の自動等化器の応用の中でもゴースト
（エコーも含む）消去用の等化器の場合は、遅延
手段の全タツプに対応させてタツプ利得加重回路
を設けても、その全部が常に有効に働らいている
のは稀である。すなわち、ゴースト成分の存在位
置（遅れ時間）に対応するタツプに与えるべきタ
ツプ利得は絶対値が大きくなり、そのタツプに対
応するタツプ利得加重回路は重要となるが、ゴー
スト成分の存在位置に対応しないタツプに与える
べきタツプ利得はほとんど零に近く、そのタツプ
に対応するタツプ利得加重回路は重要性に乏し
い。つまりこの後者のタツプ利得加重回路は、こ
の場合なくともゴースト消去上ほとんど影響はな
い。

このような点に着目して、タツプ利得加重回路
の数を減少させコストの低減を図つた第１図に示
す如き自動等化器が本出願人によつて既に提案さ
れている（特願昭52−137652参照）。これはトラ
ンスバーサル・フイルタ（破線で囲んだ部分）内
において、遅延手段である多段のシフトレジスタ
１の各タツプ出力をタツプ切換回路２に加えてそ
のうちの所定数ｎの出力を選択してタツプ利得加
重回路３₁〜３_oに入力し、タツプ利得加重回路３
_１〜３_oの出力を加算器４で合成して取出すように
したものである。制御回路６はタツプ利得加重回
路３₁〜３_oにおけるタツプ利得を決定すると共
に、タツプ切換回路２の制御も行なう。

第１図におけるシフトレジスタ１およびタツプ
切換回路２の詳細の一例を示したのが第２図であ
る。第２図はシフトレジスタ１の遅延段数が
「７」、タツプ数がシフトレジスタ１の初段の入力
タツプを含めて「８」の場合の例であり、タツプ
切換回路２はシフトレジスタ１の各タツプに接続
された８本の行ラインL₁₁〜L₁₈とこれらL₁₁〜L₁₈
と交差して配列された４本の列ラインL₂₁〜L₂₄と
の各交差部に設けられたスイツチ群７と、ライン
L₂₁〜L₂₄に接続されたラツチ８とからなる。この
場合、スイツチ群７はラインL₁₁〜L₁₄にそれぞれ
接続されたもののうち各１個だけがONとなり、
他の各３個はすべてOFFとなる。このようにす
ることにより、ラツチ回路８よりシフトレジスタ
１の８個のタツプのうち任意の４タツプの出力を
選択的に取出すことができる。

しかしながら、このような構成にするとタツプ
選択の任意性は高い反面、タツプ切換回路２で必
要なスイツチ数が実際上非常に多くなり、ハード
ウエアが著しく複雑となる欠点があつた。

本発明は上記した点に鑑みてなされたもので、
トランスバーサル・フイルタにおける遅延手段を
ブロツク化し、タツプ切換回路でその各遅延ブロ
ツクに対応するタツプを選択しかつ各遅延ブロツ
ク内のタツプの出力信号またはそのタツプに入力
すべき信号を等価的に生成することにより、タツ
プ切換回路で必要なスイツチ数を大幅に削減でき
るようにした自動等化器を提供するものである。

まず第３図により本発明の概要を説明する。第
３図は本発明におけるトランスバーサル・フイル
タ内の遅延手段であるシフトレジスタ１１および
タツプ切換回路１２の簡単な一例を示したもので
ある。シフトレジスタ１１はこの場合６個の遅延
段R₁〜R₆からなるものであるが、その連続する
２個の遅延段R₁とR₂，R₃とR₄，R₅とR₆からなる
３つの遅延ブロツクB₁〜B₃に分割されている。
このシフトレジスタ１１の最初の遅延ブロツク
B₁の入力タツプおよび遅延ブロツクB₁〜B₃の各
出力タツプは、４本の行ラインL₁₁〜L₁₄に接続さ
れている。これらの行ラインL₁₁〜L₁₄には２本の
列ラインL₂₁，L₂₂が交差しており、その各交差部
にスイツチ１２１_a1，１２１_a2，１２１_b1，１２
１_b2，１２１_c1，１２１_c2が接続されている。そ
して列ラインL₂₁には第１のラツチ１２２ａが接
続されると共に、遅延器１２３ａを介して第２の
ラツチ１２２ｂが接続され、もう１本の列ライン
L₂₂には第３のラツチ１２２ｃが接続されると共
に、遅延器１２３ｂを介して第４のラツチ１２２
ｄが接続されている。なお、補助遅延手段である
遅延器１２３ａ，１２３ｂは共にシフトレジスタ
１１の１遅延段と同じ、つまり入力信号のサンプ
ル間隔に相当する遅延時間を持つものとする。

ここで、前記各スイツチは列ラインL₂₁，L₂₂に
それぞれ接続されたもののうち各１個のみがON
となり、他の各３個はすべてOFFとなるように
制御される。例えばスイツチ１２１_b1と１２１_c2
がONで、他のスイツチはすべてOFFというよう
になる。このとき、ラツチ１２２ａと遅延器１２
３ａにはシフトレジスタ１１の遅延ブロツクB₁
の出力（遅延段R₂の出力）が供給され、ラツチ
１２２ｃと遅延器１２３ｂには遅延ブロツクB₂
の出力（遅延段R₄の出力）が供給される。ラツ
チ１２２ｂ，１２２ｄにはそれぞれ遅延ブロツク
B₁，B₂の出力を遅延器１２３ａ，１２３ｂで１
サンプル時間遅延したものが供給される。この結
果、ラツチ１２２ａ，１２２ｂ，１２２ｃ，１２
２ｄにはそれぞれ遅延段R₁，R₂，R₃，R₄の出力
に相当するデータが収納されることになる。そし
て、これらラツチ１２２ａ〜１２２ｄの出力が４
個のタツプ利得加重回路に供給される。

このようにすれば、第２図に示した従来の構成
と比較して、タツプ利得加重回路の数は同一であ
りながら、タツプ切換回路で必要なスイツチ数は
８×４＝32個から、４×２＝８個へと1/4にも減
少する。また、単にスイツチ数が減るばかりでな
く、配線数（行、列ラインの本数）も大幅に減少
する。

なお、上記説明はシフトレジスタ１１に入力さ
れる信号（例えばテレビジヨン復調信号）がアナ
ログ形態で、シフトレジスタ１１および遅延器１
２３ａ，１２３ｂがCCDなどの電荷転送形のも
のの場合であり、遅延段数も実際よりは非常に少
ない。シフトレジスタ１１に入力される信号が並
列数ビツトのデイジタルデータに量子化されたも
のである場合は、各配線は量子化ビツト数分の複
数のデータラインとなり、各スイツチも多接点の
スイツチとなるので、遅延段数も考慮すれば第２
図と第３図の場合とではさらに大きな差が生じ
る。

例えば量子化ビツト数を８、シフトレジスタの
遅延段数を128とすれば、第２図の構成に基くと
タツプ切換回路の入力数（行ライン数）は129×
８（本）となるので、タツプ利得加重回路の数を
32としてタツプ切換回路の出力数（列ライン数）
を32×８とすれば、タツプ切換回路で必要なスイ
ツチ数は 129×32×８＝33024個 となる。これに対し、本発明によれば例えばシフ
トレジスタを各４個の遅延段からなる128/4個の
遅延ブロツクに分割すれば、タツプ切換回路の入
力数は128/4＋１＝33本、出力数は32/4×８＝64
本となるので必要なスイツチ数は 33×64＝2112個 となり、従来より約1/16に削減されることにな
る。

次に本発明の実施例を説明する。第４図は本発
明の一実施例によるテレビジヨンゴースト消去用
自動等化器の構成図であり、入力端子INにはテ
レビジヨン復調信号が入力される。この信号は
Ａ／Ｄ変換器２０により例えば10.7MHz（カラー
サブキヤリア信号周波数3.58MHz×３）の周波数
でサンプリングされて８ビツトのデイジタルデー
タに変換される。このＡ／Ｄ変換器２０の出力は
トランスバーサル・フイルタ１００に入力され、
遅延段数が128のシフトレジスタ２１に順次収納
されシフトされる。シフトレジスタ２１の出力は
タツプ切換回路２２を介してタツプ利得加重回路
２３に入力されている。

ここで、シフトレジスタ２１およびタツプ利得
加重回路２２について第５図により説明する。シ
フトレジスタ２１はそれぞれ連続する４個の遅延
段からなる32個の遅延ブロツクB₁〜B₃₂に分割さ
れており、最初の遅延ブロツクB₁の最初の遅延
段R₁にＡ／Ｄ変換器２０からの８本のデータラ
インL₁₀₀が接続されている。シフトレジスタ２１
の最初の遅延ブロツクB₁の入力タツプおよび遅
延ブロツクB₂〜B₃₂の出力タツプは、各８本ずつ
からなる33組の行ラインL₁₀₁〜L₁₃₃に接続されて
いる。これらの行ラインL₁₀₁〜L₁₃₃には各８本ず
つからなる32組の列ラインL₂₀₁〜L₂₃₂が交差して
おり、その各交差部に計33×32組のスイツチ群２
２１が接続されている。

スイツチ群２２１の各組は第６図に示すように
８個の同時的に開閉するスイツチ２２１−１〜２
２１−８からなつており、各スイツチ２２１−ｉ
（ｉ＝１〜８）は第７図に示すように列ラインの
１本と後述する制御回路よりのスイツチ制御情報
とのAND論理をとるゲートＧで構成され、他の
組の同一列ラインに接続されたスイツチのゲート
とオープンコレクタで結線されている。

列ラインL₂₀₁〜L₂₃₂は、例えばL₂₀₁を例にとる
とラツチ２２２ａに接続されると共に遅延器２２
３ａ〜２２３ｃを適宜介してラツチ２２２ｂ〜２
２２ｃに接続されており、他の列ラインL₂₀₂〜
L₂₃₂についても同様に接続されている。遅延器２
２３ａ〜２２３ｃは共に１サンプル時間の遅延時
間を有するものとする。

スイツチ群２２１は後述する制御回路により、
列ラインL₂₀₁〜L₂₃₂にそれぞれ接続された各33組
のうち各１組だけがONとなり、他の各32組はす
べてOFFとなる。従つて、ラツチ２２２ａ〜２
２２ｄにはＡ／Ｄ変換器２０の出力またはシフト
レジスタ２１の遅延ブロツクB₁〜B₃₂のいずれか
の出力と、その遅延ブロツク内の遅延時間の出力
が収納され、他のラツチにも同様に他の遅延ブロ
ツクの出力とその遅延段間の出力が収納されて、
その各出力がタツプ切換回路２１の出力となる。

このようにしてタツプ切換回路２１の出力に得
られた計32組のデイジタルデータは、それぞれタ
ツプ利得加重回路２３に入力される。タツプ利得
加重回路２３で入力データに後述する手段により
得られたタツプ利得が乗じられた後、加算器２４
でそれらが合成される。以上のシフトレジスタ２
１、タツプ切換回路２２、タツプ利得加重回路２
３および加算器２４の部分は出力加重形トランス
バーサル・フイルタ１００を構成している（但
し、通常はタツプ切換回路２２の部分はない）。

加算器２４の出力はＤ／Ａ変換器２５でアナロ
グ信号に戻され、さらにローパスフイルタ２６で
サンプリング歪が除去された後、出力端子OUT
に送り出される。

さて、タツプ切換回路２２におけるスイツチ群
２２１の制御およびタツプ利得加重回路２３に与
えられるタツプ利得の制御は制御回路２００によ
つて行なわれる。この制御回路２００について説
明する。

Ａ／Ｄ変換器２０でデイジタル化されたテレビ
ジヨン復調信号の垂直同期信号を差分（微分でも
よい）したインパルス状の差分波形（以下入力波
形という）がスイツチ２７を介して入力波形レジ
スタ２８に入力され保持される。このレジスタ２
８の内容は垂直帰線期間の一周期、即ち次の垂直
帰線期間が到来するまで保持される。一方、タツ
プ利得レジスタ２９には、前記シフトレジスタ２
１のタツプ数に対応した129個のタツプ利得が保
持されており、これらのタツプ利得はタツプ利得
制御回路３０を介してタツプ利得加重回路２３に
選択的に与えられる。また、タツプ利得レジスタ
２９に収納されたタツプ利得と、入力波形レジス
タ２８に収納された入力波形は、コンボリユーシ
ヨン回路３１に入力される。このコンボリユーシ
ヨン回路３１は、両入力信号を順次１サンプルず
つ取り出して乗算する乗算器３１ａと、その乗算
値を累積加算する加算器３１ｂとからなるもので
ある。従つて、加算器３１ｂの出力としてタツプ
利得系列と入力信号系列とのコンボリユーシヨン
（たたみ込み積分）が得られる。この出力値は、
上記タツプ利得を有するトランスバーサル・フイ
ルタ１００に入力信号を通して得られる信号に等
価である。そしてこの出力系列の長さは、前記入
力信号及びタツプ利得系列の長さをそれぞれ129
としたとき、（129×２）−１＝257となる。この長
さの系列を全て求めるか、あるいは適当なところ
で打ち切つて信号処理するかは、装置の仕様に基
づいて決定される。ここで、例えば長さ200のコ
ンボリユーシヨンを求める場合、乗算器３１ａは
（129×200＝25800回）の乗算処理を行えばよい。
この場合、１サンプルの信号処理速度を10.7×
10⁶サンプル／秒とすると、全乗算の実行に約2.4
ｍsecを有する。この乗算の実行は、テレビジヨ
ン復調信号の垂直帰線期間を除く残りの期間を利
用して行われる。

このようにしてコンボリユーシヨンされた出力
信号は差回路３２に入力され、ここで基準信号発
生器３３からの基準信号との差、つまり誤差が演
算される。この誤差波形はサンプルされて誤差波
形レジスタ３４に順次格納され保持される。

なお、前記基準信号はコンボリユーシヨン回路
の出力とタイミング同期がとられているもので、
上記タイミング同期は後述する時間基準設定回路
によつて確立され、制御されている。

そして、誤差波形レジスタ３４に格納された波
形と、入力波形レジスタ２８に収納された入力と
が演算回路３５に読み出される。この場合、レジ
スタ２８内の入力波形の129個のサンプル値を読
み出して信号処理を行うのが理想的ではあるが、
垂直同期信号に対応するインパルス状波形に対応
する主要部だけを用いるようにしてもよい。即
ち、入力波形の実質的に非零期間の部分だけを利
用することになる。例えば入力波形129サンプル
のうち、冒頭の70サンプルを使用する場合、誤差
波形レジスタ３４に収納されている誤算波形のう
ち70サンプルに対して乗算器３５ａによつて70回
の乗算処理を行えばよい。そして、この乗算結果
を加算器３５ｂによつて累積加算することによつ
て１タツプについての相関演算が達せられる。か
くして１回の相関演算によつて１つのタツプ利得
修正値が求められる。従つて129個のタツプ利得
の修正には、129×70＝9030回の乗算回数を要し、
前記タイミングで処理する場合、その処理所要時
間は、約0.8ｍsecとなる。

このようにして求められたタツプ利得修正値に
よつて前記タツプ利得レジスタ２９に収納された
タツプ利得が修正される。また、このタツプ利得
修正までに要する時間は、先に説明したコンボリ
ユーシヨン演算を含めて、約3.2ｍsecつまり、テ
レビジヨン復調信号における１フイールド期間
（17ｍsec）より十分短い時間で達成できる。

なお、時間基準設定回路３６はテレビジヨン復
調信号から、サブキヤリア同期、垂直同期（Ｖ）、
水平同期(H)の各同期信号を抽出すると共に上述し
た各部の動作タイミングを制御している。

さて、前記タツプ利得制御回路３０は、タツプ
利得レジスタ２９に収納されたタツプ利得を制御
情報として入力されて次のような動作を行なう。

すなわち、タツプ利得制御回路３０は例えばタ
ツプ利得レジスタ２９に収納されたタツプ利得の
うち、その絶対値がより大きいものを選択してい
き、そのタツプ利得に対応する遅延段が所属する
遅延ブロツクが選択されるようにスイツチ群１２
１を制御する。この場合、絶対値の大きいタツプ
利得を選択する過程で、一度選択された遅延ブロ
ツクを再び選択すべき条件が成立したときにはこ
れを無視してさらに次に絶対値の大きいタツプ利
得に対応する遅延段が所属する遅延ブロツクを選
択する。このようにしてこの例では８個の遅延ブ
ロツクが選択され、タツプ切換回路２２からシフ
トレジスタ２１における計32のタツプの出力が取
出されてタツプ利得加重回路２３に入力される。
タツプ利得加重回路２３にはタツプ利得制御回路
３０で同じ遅延ブロツクに対応するものを除いて
絶対値の大きいものから順に選択されたタツプ利
得が与えられており、そのタツプ利得をタツプ切
換回路２２の出力にそれぞれ乗じる。この場合、
シフトレジスタ２１の選択されないタツプの出力
に対しては実質的にタツプ利得０が乗ぜられたこ
とになる。

すなわち制御回路１００内で演算されるタツプ
利得が収束して定常状態に達したときには、計
129のタツプ利得のうちほとんどが０に極めて近
い値を示し、ゴースト成分でない主信号に対応す
るタツプ利得を除いては、ゴースト成分およびそ
の近傍に対応するタツプ利得だけが０でない有限
の値をとる。従つて、上述のようにタツプ利得の
より大きいタツプの出力に対してのみタツプ利得
を与えて、タツプ利得が０に極めて近い値のタツ
プの出力に対してタツプ利得を与えなくとも、ゴ
ースト消去効果には余り影響はない。

なお、本発明においてはシフトレジスタ２１を
ブロツク化したことからタツプ選択の任意性は若
干減るが、ゴースト成分は一般に１タツプにのみ
出現するものではなく、単一反射のゴースト成分
であつても前記10.7MHz程度のサンプル間隔であ
れば数タツプに渡つて広く分布するものであるか
ら、４タツプ程度のブロツク化であればゴースト
消去に支障をきたすことはない。

以上のように、本発明によれば自動等化器にお
いてハードウエア的に大きな比重を占めるタツプ
利得加重回路を削減すると同時に、タツプ切換回
路内のスイツチ数および配線数についても大幅に
削減できるため、構成が著しく簡単化され、製作
面、コスト面で極めて有利な自動等化器が得られ
る。

第８図は本発明の他の実施例を示したもので、
トランスバーサル・フイルタ内のシフトレジスタ
４１の一部の遅延ブロツクB₄〜B_oを各１個の遅
延段R₄〜R_oで構成した例である。ここで、４個
の遅延段からなる遅延ブロツクB₁〜B₃の出力に
ついては先と同様にスイツチ群４２１Ａで選択さ
れた後遅延器４２３を適宜介してラツチ４２２Ａ
に入力され、遅延ブロツクB₄〜B_oの出力につい
てはスイツチ群４２１Ｂで選択されてラツチ４２
２Ｂに入力されるようになつている。

この実施例は、主信号については比較的広く分
布しているため、遅延ブロツクB₁〜B₃の出力に
取出し、ゴースト成分については比較的弧立して
存在することから、遅延ブロツクB₄〜B_oでより
細かく分けて取出してタツプ利得を与えることを
狙つたものである。なお、７個の遅延段r₁〜r₇か
らなるシフトレジスタは遅延ブロツクB₄〜B_oの
出力に遅延時間の比較的長いゴースト成分が現れ
るようにするための遅延時間整合用である。

この構成においてもシフトレジスタ４１の遅延
段数を128としタツプ切換回路４２の出力数を32
としたとき、従来の第２図ではスイツチ数が129
×32＝4128組必要となるのに対し、第８図の場合
は２×４＋121×24＝2912組と必要なスイツチ数
は大きく削減される。

本発明は以上の実施例に限らず、次のように
種々変形して実施することができる。例えばタツ
プ切換回路内のスイツチを制御する場合のタツプ
利得制御回路３０における判定基準として、タツ
プ利得レジスタ２９に収納されたタツプ利得のう
ちシフトレジスタの各遅延ブロツクに所属する遅
延段に対応するタツプ利得の絶対値の総和の大き
さを用い、この総和がより大きい遅延ブロツクを
選択するようにスイツチを制御するようにしても
よい。

また、以上の説明ではトランスバーサル・フイ
ルタとして出力加重形のものを用いた場合につい
て述べたが、入力信号をタツプ利得加重回路を介
して遅延段のタツプに入力する入力加重形のトラ
ンスバーサル・フイルタの場合でも本発明を同様
に適用することができる。

また、自動等化器の構成としては図示した非巡
回型構成のみならず、帰還ループを有する巡回型
構成のものであつてもよい。

さらに、本発明はテレビジヨンゴースト消去に
ついてだけでなく、トランスバーサル・フイルタ
を用いた各種の自動等化器に一般に適用できる。

【図面の簡単な説明】

第１図は従来の自動等化器の一例を示す図、第
２図は第１図の要部の概略構成図、第３図は本発
明の概要を説明するための要部の概略構成図、第
４図は本発明の一実施例による自動等化器の構成
図、第５図はその要部を詳細に示す図、第６図は
第５図におけるスイツチ群をより詳細に示す図、
第７図は第６図におけるスイツチの具体例を示す
図、第８図は本発明の他の実施例の要部のみ示す
構成図である。 １１，２１，４１……遅延手段、１２，２２，
４２……タツプ切換回路、１２１_a1，１２１_a2，
……１２１_d1，１２１_d2，４２１Ａ，４２１Ｂ…
…スイツチ、２２１……スイツチ群、２２１−１
〜２２１−８……スイツチ、１２３ａ，１２３
ｂ，２２３ａ〜２２３ｃ，４２３……遅延器（補
助遅延手段）、２３……タツプ利得加重回路、２
９……タツプ利得レジスタ、３０……タツプ利得
制御回路、１００……トランスバーサル・フイル
タ、２００……制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 多数の遅延段を有し、その全部または一部が
   連続する複数の遅延段からなる複数の遅延ブロツ
   クに分割された遅延手段と、この遅延手段の前記
   各遅延ブロツクから所定数の遅延ブロツクを選択
   するスイツチ手段と、この手段によつて選択され
   た各遅延ブロツクの出力信号を遅延してその各遅
   延ブロツク内の遅延段間の出力信号を生成する補
   助遅延手段と、前記遅延手段の各遅延段に対応す
   るタツプ利得を決定するタツプ利得決定手段と、
   前記スイツチ手段により選択された各遅延ブロツ
   クの出力信号および前記補助遅延手段の出力信号
   に、前記タツプ利得決定手段により決定されたタ
   ツプ利得から選択されたタツプ利得を乗じるタツ
   プ利得加重手段と、これらのタツプ利得加重手段
   の出力信号を合成する手段とを備え、前記スイツ
   チ手段は前記タツプ利得決定手段により決定され
   た各タツプ利得の絶対値がより大きいタツプ利得
   に対応する遅延段が所属する所定数の遅延ブロツ
   ク、または各遅延ブロツクに所属する遅延段に対
   応するタツプ利得の絶対値の総和がより大きい所
   定数の遅延ブロツクを選択するものであることを
   特徴とする自動等化器。 ２ 前記遅延手段は一部の遅延ブロツクが単一の
   遅延段で構成されたものである特許請求の範囲第
   １項記載の自動等化器。