JPH0877003A - Ｄｓｐプログラム並列制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＳＰのプログラム制御装置に関し、特に転
送処理と演算処理を並列に処理するＤＳＰのプログラム
制御装置を提供する。 【構成】 プログラムアドレス発生部１、前記アドレス
値の偶数／奇数に対応した偶数側／奇数側の命令メモリ
２，３、各命令メモリからの命令データを実行順に逐次
選択する第１のセレクタ５、その命令データを格納する
ＩＲＡ６、その命令データがシフトされるＩＲＢ８、前
記命令データのデコード結果に従ってアドレス計算を行
うアドレス生成部７、前記デコード結果により次の命令
が並列実行可能な場合に前記いずれかの命令メモリから
次の命令データを選択する第２のセレクタ、そしてその
命令データを格納するＩＲＣ９を具備し、前記アドレス
生成部からのアドレスを用い前記ＩＲＢの命令とＩＲＣ
の命令とを並列実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＳＰ(Digital Signal
Processor)のプログラム制御装置に関し、特に転送処理
と演算処理を並列に処理することによって命令処理サイ
クルを短縮させたＤＳＰのプログラム制御装置に関する
ものである。

【０００２】

【従来の技術】近年、ＤＳＰは携帯電話などに広く用い
られており、その低消費電力化や多機能化が強く求めら
れている。前記低消費電力化のためには１つの方法とし
てＤＳＰの動作クロック周波数を低く抑えることが考え
られるが、その処理速度を維持したままで動作クロック
を低化させるにはＤＳＰの命令処理サイクルを減らす必
要がある。また、前記多機能化のため命令処理を追加す
るような場合にも、処理速度を低下させないためにＤＳ
Ｐの命令処理サイクル数を減らす必要がある。

【０００３】図１０は、従来のプログラム制御構成の一
例を示したブロック図である。また、図１１は図１０の
回路動作の一例を示した動作タイミング図である。図１
０において、太線の各ブロックにはシステムクロックが
供給されている。プログラムアドレス発生部（プログラ
ムカウンタ）１０によって指定された命令メモリ１１内
のコマンドがインストラクションレジスタＡ１２によっ
て転送命令と判断された場合には、アドレス計算部１４
及びアドレスレジスタを使ってその転送アドレスが生成
され、次にインストラクションレジスタＢ１３により前
記生成されたアドレスに対する転送命令が実行される。
また、インストラクションレジスタＡ１２によって演算
命令と判断された場合には、そのままインストラクショ
ンレジスタＢ１３によって演算命令が実行される。後者
の場合には、アドレス生成は不要である。

【０００４】上記動作を図１１の動作タイミング図を使
って説明する。図１１は、従来の転送命令タイミングの
一例を示している。なお、以降に示す各タイミングチャ
ートの説明において、ｎはＰＣの値がｎ、（ｎ）は命令
メモリのｎ番地に書かれている命令コード、アドレス
（ｎ）は命令メモリのｎ番地の命令により計算されたデ
ータメモリのアドレス、データ（ｎ）はデータメモリの
アドレス（ｎ）に書かれているデータ、そしてｉｍｍ
（ｎ）は命令メモリのｎ番地に書かれている即値をそれ
ぞれ表している。図１１において、プログラムアドレス
発生部（ＰＣ）１０でアドレス指定された命令メモリ１
１のｎ及びｎ＋２番地には転送命令が、そしてその他の
番地には演算命令が格納されている。図１１の（ａ）に
示すシステムクロックによってプログラムアドレス発生
部１０はインクリメントされ（図１１の（ｂ））、その
出力であるプログラムアドレスｎが命令メモリ１１へ与
えられる。それによって命令メモリ１１からは対応する
命令コード（ｎ）が出力され（図１１の（ｃ））、前記
命令コード（ｎ）はシステムクロックの立ち上がりエ
ッジでインストラクションレジスタＡ（ＩＲＡ）１２に
保持される（図１１の（ｄ））。上述したように前記命
令コード（ｎ）は転送命令であり、アドレス計算部１４
を用いて転送対象となるアドレスの計算が行われる（図
１１の（ｅ））。

【０００５】次に、システムクロックの立ち上がりエ
ッジで前記保持された命令コード（ｎ）は次段のインス
トラクションレジスタＢ（ＩＲＢ）１３にシフトされ
（図１１の（ｆ））、同時に前記アドレス計算部１４で
計算されたアドレス（ｎ）はアドレスレジスタ１５に保
持される（図１１の（ｇ））。なお、演算命令では前記
アドレス計算は行われない。最後に、インストラクショ
ンレジスタＢ１３で命令コード（ｎ）がデコードされ、
前記転送アドレス（ｎ）に従ってのクロックで転送命
令（ｎ）が実行される。なお、演算命令の場合にも３ク
ロック目で演算を実行し、前記転送命令（ｎ）の次の演
算命令（ｎ＋１）はのクロックで実行される。従っ
て、図１１の（ｆ）に示すように転送命令（ｎ）と演算
命令（ｎ＋１）とが同時に実行されることはない。

【０００６】

【発明が解決しようとする課題】このように、従来にお
いては転送処理及び演算処理自体は同時に並列処理可能
であるにもかかわらず１命令ずつ実行していたため、全
体の処理サイクル数が増大して処理速度が低下するとい
う問題があった。また、前記処理速度の低下を補うため
に高速のＤＳＰ動作クロックを用いると、逆に消費電力
が増大して携帯端末用として使用するには問題があっ
た。

【０００７】また上記との関連で、転送命令と演算命令
とを同時に実行可能な複合命令も利用されてきた。しか
しながら、そのような複合命令を使用する場合には、通
常の単独命令に比べて複合命令の命令コードビット長が
２倍必要となり、さらに複合処理を行わない単独の転送
命令や演算命令に対しても２倍の命令コードビット長が
必要となる等、それによって命令メモリ１１の容量が大
幅に増大するという問題があった。

【０００８】そこで本発明の目的は、上記問題点に鑑
み、上記命令メモリおよびインストラクションレジスタ
Ｂをそれぞれ２個有する構成とし、それによって転送命
令と演算命令が連続する場合にはそれらを同時並列処理
可能として処理サイクルの低減や低消費電力化を達成し
たＤＳＰを提供することにある。

【０００９】

【課題を解決するための手段】本発明によれば、図１の
本発明によるＤＳＰプログラム並列制御装置の基本構成
に示すように、プログラムアドレスを発生するためのプ
ログラムアドレス発生部１前記プログラムアドレス発生
部１からのアドレス値の偶数／奇数にそれぞれ対応した
偶数側の命令メモリ２及び奇数側の命令メモリ３、前記
各命令メモリ２，３から出力される各命令データを命令
の実行順に従って逐次選択する第１のセレクタ５、前記
第１のセレクタ５によって選択された命令データが格納
されるインストラクションレジスタＡ６、前記インスト
ラクションレジスタＡ６のデコード結果に従ってアドレ
ス計算を行うアドレス生成部７、前記インストラクショ
ンレジスタＡ６に格納された命令データがシフトされる
インストラクションレジスタＢ８、前記インストラクシ
ョンレジスタＡ６のデコード結果に従って次の命令が並
列実行可能な場合に前記偶数側の命令メモリ２又は奇数
側の命令メモリ３から次の命令データを選択する第２の
セレクタ、そして前記第２のセレクタ４によって選択さ
れた命令データが格納されるインストラクションレジス
タＣ９を具備し、前記アドレス生成部７からのアドレス
を用いたインストラクションレジスタＢ８の命令の実行
と、前記インストラクションレジスタＣ９の次の命令の
実行とが同一処理周期内で並列実行されるＤＳＰプログ
ラム並列制御装置が提供される。

【００１０】また本発明によれば、前記プログラムアド
レス発生部は、＋１アドレス更新又は＋２アドレス更新
を選択的に実行し、前記次の命令が並列実行可能な場合
には、＋１アドレス更新出力によりさらにその次の命令
アドレスを前記偶数側の命令メモリ２又は奇数側の命令
メモリ３に与えてその命令コード出力を前記第１の選択
回路５を介して前記インストラクションレジスタＡ６に
格納し、同時に自らを＋２アドレス更新することによっ
て連続したプログラム処理を可能にする。

【００１１】そして、前記インストラクションレジスタ
Ｂ８によって実行される命令は転送命令であり、前記イ
ンストラクションレジスタＣ９によって実行される次の
命令は演算命令である。または、前記インストラクショ
ンレジスタＢ８によって実行される命令は２ワード構成
からなる即値転送命令のうちの１ワード目の命令コード
であり、前記インストラクションレジスタＣ９には、前
記即値転送命令の２ワード目の即値データが格納され
る。

【００１２】

【作用】本発明のプログラム制御によれば、命令メモリ
を２つ持つことにより命令コードを同時に２つ読み込む
ことができ、命令処理も２つのインストラクションレジ
スタＢ８，Ｃ９で転送回路と演算回路を同時に動かすこ
とで命令処理サイクルを減らすことができる。本発明で
は、命令コードは命令メモリの偶数側２と奇数側３にそ
れぞれ記録されており、通常それら命令コードはセレク
タ５によって交互に選択されて従来の技術どおりのイン
ストラクションレジスタＡ６、アドレス生成部７、そし
てインストラクションレジスタＢ８で命令処理される。

【００１３】もし、初段のインストラクションレジスタ
Ａ６に読み込まれた命令コードが転送命令であって次の
演算命令と同時に実行できる場合には、アドレス生成部
７はアドレス計算を実行し、前記インストラクションレ
ジスタＡ６の転送命令を次段のインストラクションレジ
スタＢ８にシフトする際に、それと同時に次の演算命令
をセレクタ４を介してインストラクションレジスタＣ９
に読み込む。このときパイプライン処理によって前記初
段のインストラクションレジスタＡ６には更に次の命令
が読み込まれる。従って、インストラクションレジスタ
Ｂ８では転送回路を動作させ、同時にインストラクショ
ンレジスタＣ９では演算回路を動作させることが可能と
なる。

【００１４】

【実施例】図２は、本発明によるＤＳＰプログラム並列
制御装置によるＤＳＰ処理部の一回路実施例を示した回
路ブロック図である。図２において、前述した図１と同
一のものは同一の記号で示しており、ここではそれらに
ついて更めて説明しない。図１と同様に太線のブロック
はシステムクロックが供給されていることを表してい
る。図２の上段の点線で囲まれたブロックは、図１のプ
ログラムアドレス発生部１に対応する。そこの引用符号
１９は、命令メモリ２，３の命令アドレスを保持するプ
ログラムカウンタ（ＰＣ）であり、引用符号１６及び１
７は、前記プログラムカウンタ１９からの出力値に対し
てそれぞれ＋１、そして＋２を加算するための加算回路
である。前記各加算回路１６，１７からの出力は次段の
セレクタ１８でそのいずれか一方が選択され、プログラ
ムカウンタ１９の値に＋１又は＋２を加算する。引用符
号２０も加算回路で前記プログラムカウンタ１９の値に
＋１加算し、出力段の各セレクタ２１，２２によって前
記加算回路２０で加算されたアドレスと反対に加算され
ていないアドレスのいずれかを選択し、図１で述べた命
令メモリの偶数側２又は命令メモリの奇数側３のアドレ
スとして与えられる。

【００１５】また、図２の中段の点線で囲まれたアドレ
ス生成部７におけるアドレス計算部２３は、インストラ
クションレジスタＡ６のデコード結果によりデータ転送
命令等の種々のデータを格納するデータＲＡＭ２５に対
し、それをアクセスするためのアドレスが必要な場合に
アドレス計算を実行する。そして、次段のアドレスレジ
スタ２４にはその計算結果であるデータＲＡＭ２５への
アドレスが保持される。また、データバス２６を介して
も前記データＲＡＭ２５に対するデータ演算等のリード
／ライトアクセスが可能である。図２の下段の点線で囲
まれたデータ演算部３１は、例えば前記データバス２６
上のデータを保持する演算レジスタＡ（ＲＥＧ Ａ）２
７、演算レジスタＢ（ＲＥＧ Ｂ）２８、前記各演算レ
ジスタ２７，２８の値を加算出力する加算回路（ＡＤ
Ｄ）２９、そしてその加算結果を保持する演算レジスタ
Ｃ（ＲＥＧ Ｃ）３０で構成されている。

【００１６】図３は、図２の実施例における通常動作時
のタイミングチャートの一例を示した動作説明図であ
る。ここで通常の動作とは、連続した転送命令又は連続
した演算命令により図２の実施例が従来と同様に動作す
る場合をいう。図３では、プログラムカウンタ１９がｎ
（偶数アドレス）の場合より連続した転送命令又は連続
した演算命令を実行する場合を説明する。プログラムカ
ウンタ１９からのアドレスｎがセレクタ２１により選択
され、命令メモリの偶数側２からは命令コード（ｎ）が
出力される（図３の（ｃ））。前記命令メモリの偶数側
２から出力された命令コード（ｎ）はセレクタ５によっ
て選択され、システムクロックのタイミングでインス
トラクションレジスタＡ６に保持される（図３の
（ｅ））。

【００１７】同時に、前記のクロックでプログラムカ
ウンタ１９のアドレスｎはセレクタ１８で選択された加
算器１６によって１加算され、奇数アドレスｎ＋１を出
力し、その値はプログラムカウンタ１９に保持される。
この奇数アドレスｎ＋１は、今度はセレクタ２２を介し
て命令メモリの奇数側３に入力される。前記命令メモリ
の奇数側３からの命令コード（ｎ＋１）は、セレクタ５
を介してシステムクロックのタイミングでインストラ
クションレジスタＡ６に保持される（図３の（ｅ））。
この時、前記インストラクションレジスタＡ６の内容は
インストラクションレジスタＢ８にシフトされる（図３
の（ｆ））。そして、プログラムカウンタ１９の値は、
前述と同様に加算器１６によって＋１され、その値ｎ＋
２はセレクタ１８を通してプログラムカウンタ１９に保
持される。このように本例の場合には、命令コードを命
令メモリの偶数側と奇数側で交互にインストラクション
レジスタＡ６に読み込む以外は前述した従来技術と全く
同じ動作を行う。

【００１８】図４は、図２の実施例において転送命令の
次に演算命令が続く場合のタイミングチャートの一例を
示した動作説明図である。本例もプログラムカウンタ１
９が偶数アドレスｎから転送命令を開始する場合につい
て説明している。図４において、システムクロックの
タイミングで行われる動作は上述した図３の通常動作の
場合の説明と同じであり、インストラクションレジスタ
Ａ６に転送命令（ｎ）が保持される（図４の（ｅ））。

【００１９】ここで、前記インストラクションレジスタ
Ａ６の転送命令（ｎ）がデコードされるが、本発明にお
いてはプログラムのコンパイル時若しくはアセンブル時
に前記命令コードに次の命令（本例の場合はｎ＋１の命
令）と並列処理可能かどうか否かのフラグ情報等を予め
持たせてある。従って、図３と同様にアドレス計算部２
３で転送対象となるアドレスの計算を行い（図４の
（ｆ））、システムクロックのタイミングでその計算
結果のアドレス（ｎ）をアドレスレジスタ２４に保持
し、そしてインストラクションレジスタＡ６からはイン
ストラクションレジスタＢ８に前記転送命令コードをシ
フトさせる。

【００２０】同時に、前記並列処理可能かどうか否かの
フラグ情報等に従ってセレクタ４を介して命令メモリ奇
数側３から次の並列処理可能な演算命令である（ｎ＋
１）がインストラクションレジスタＣ９に保持される
（図４の（ｈ））。この時には、プログラムカウンタ１
９の値は、加算器２０によって＋１加算されて次の命令
である（ｎ＋２）がセレタク２１、命令メモリの偶数側
２、そしてセレクタ５を通して前記シフトと同じタイミ
ングでインストラクションレジスタＡ６に保持される
（図４の（ｅ））。なお、プログラムとしては上述のよ
うに加算器２０により（ｎ＋２）の命令まで実行される
ので、プログラムカウンタ１９は通常のの加算器１６に
よる＋１の加算ではなく、加算器１７で＋２加算されて
次のアドレスｎ＋３を出力する（図４の（ｂ））。

【００２１】この状態で、インストラクションレジスタ
Ｂ８に保持されている転送命令（ｎ）のデコード結果に
従って、例えば、アドレスレジスタ２４に保持されてい
るアドレス（ｎ）にあるデータＲＡＭ２５のデータが、
データバス２６を介してそのタイミングでデータ演算部
の一方の演算レジスタＡ（ＲＥＧ Ａ）２７へ転送され
る。それと同時にインストラクションレジスタＣ９に保
持されている演算命令（ｎ＋１）のデコード結果に従っ
て、例えば前記演算レジスタＡ２７ともう一方の演算レ
ジスタＢ（ＲＥＧ Ｂ）２８とのデータを加算器２９で
加算し同一タイミングで演算レジスタＣ（ＲＥＧ Ｃ）
３０に保持する演算命令を実行することができる。この
ように、本発明によって転送命令と演算命令とを同時に
処理し、従来と比較して１サイクル分の処理を省くこと
が出来る。

【００２２】上述の実施例では転送命令の次の命令が演
算命令であって並列処理が可能な場合を示したが、以下
の実施例では２ワードから成る命令でその２ワード目が
即値の命令（連続した２つの命令コードで１つの命令と
なり、２つ目の命令コードはそのまま即値となる。以
下、２ワード命令。）の場合を示し、それが本発明によ
るプログラム制御装置を利用して１サイクルで処理する
事が可能なことを示す。これは、前述した図４の実施例
において先の転送命令を２ワード命令とみなし、後の演
算命令を２ワード目の即値に置き換えた場合に相当す
る。

【００２３】図５及び図６は、上述した転送命令の次に
演算命令が続く場合の制御フローの一例（１），（２）
を示したものである。制御フローの内容自体は上述した
説明と同様であるため、ここでは大きなフローの流れだ
けを簡単に説明する。ステップＳ１０１〜Ｓ１０５にお
いて、プログラムカウンタ１９の値の偶数／奇数に従っ
て命令メモリの偶数側２又は奇数側３をそれぞれ選択
し、その命令データをいずれもインストラクションレジ
スタＡ６に読み込む。ステップＳ１０６では前記インス
トラクションレジスタＡ６に読み込まれた命令が転送命
令か否かが判断される。転送命令でない場合にはステッ
プＳ１０８、Ｓ１１２及びＳ１１３において従来技術と
同じ通常の命令実行が行われる。

【００２４】反対に、ステップＳ１０６で転送命令と判
断された場合には、ステップＳ１０８とＳ１０９におい
て必要ならアドレスが計算され、ステップＳ１１０にお
いて前記転送命令の次の命令が演算命令か否かが判断さ
れる。それが演算命令以外の場合には、前述したステッ
プＳ１０７以降の通常動作に戻る。演算命令の場合に
は、ステップＳ１１１で前記転送命令はインストラクシ
ョンレジスタＡ６にシフトされ、且つＳ１１４〜Ｓ１２
０においてプログラムカウンタ１９の値の偶数／奇数に
応じて次の命令メモリの奇数／偶数側から＋１したアド
レスの命令コード（演算命令）を各セレクタを介してイ
ンストラクションレジスタＣ９に読み込み、前記転送命
令と演算命令とを同時に実行する。そのため、プログラ
ムカウンタ１９は＋２更新される。

【００２５】図７は、本発明の他の実施例として２ワー
ドの即値命令を実行する場合のタイミングチャートの一
例を示した動作説明図である。図７において、プログラ
ムカウンタ１９は偶数アドレスｎから２ワード命令であ
る即値命令の１ワード目を実行する。図７の（ａ）の
のタイミングで行われる動作は通常動作の説明と同じで
ある。ここでインストラクションレジスタＡ６の命令コ
ード（ｎ）がデコードされ、次の命令は２ワード命令の
即値であることが分かる（図７の（ｅ））。例えば、こ
の２ワード命令（ｎ）が即値を演算レジスタＡ２７に転
送する命令である場合には、インストラクションレジス
タＡ６からインストラクションレジスタＢ８に命令コー
ドをシフトさせると同時に（図７の（ｆ））、次の２ワ
ード命令の即値ｉｍｍ（ｎ＋１）を命令メモリの奇数側
３からセレクタ４を介してインストラクションレジスタ
Ｃ９に保持する（図７の（ｇ））。

【００２６】この時、加算回路２０によってプログラム
カウンタ１９に＋１を加算した次の命令（ｎ＋２）がセ
レクタ２１、命令メモリの偶数側２，そしてセレクタ５
を介して上記と同じのタイミングでインストラクショ
ンレジスタＡ６に保持される（図７の（ｅ））。加算器
２０により（ｎ＋２）の命令まで出力されているので、
プログラムカウンタ１９は通常の加算器１６による＋１
加算ではなく、加算器１７によって＋２加算される（図
７の（ｂ））。この状態で、インストラクションレジス
タＢ８のデコード結果でインストラクションレジスタＣ
９の即値がデータバス２６を介してシステムクロック
のタイミングで演算レジスタＡ２７に転送される（図７
の（ｈ））。従って、従来２サイクルかかる２ワード命
令を１サイクルで処理する事が可能となる。

【００２７】図８及び図９は、上述した２ワード命令の
即値命令を実行する場合の制御フローの一例（１），
（２）を示したフロー図である。なお、本制御フローに
関しては、転送命令を２ワードの即値命令、演算命令を
即値データとして考えれば、ステップＳ２１０において
即値命令の判断を行い、そしてステップＳ２１９におい
て即値命令の実行を行う以外は前述した図５及び図６の
制御フローと全く同じためここではそれについて更めて
説明しない。

【００２８】

【発明の効果】以上述べたように本発明によれば、転送
命令の次の命令が演算命令の場合はそれらの命令を並列
して実行する事により１サイクルで処理を行い、さらに
２ワード目に即値をもつ２ワード命令も１サイクルで処
理できる。このため、全体の命令処理サイクルを減らす
効果を奏し、ＤＳＰ動作クロックの低速化により消費電
力の減少するなど、ＤＳＰを用いた処理装置の性能向上
に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明によるＤＳＰプログラム並列制御装置の
基本構成を示したブロック図である。

【図２】本発明によるＤＳＰプログラム並列制御装置に
よるＤＳＰ処理部の一回路実施例を示した回路ブロック
図である。

【図３】図２の実施例における通常動作時のタイミング
チャートの一例を示した動作説明図である。

【図４】図２の実施例において転送命令の次に演算命令
が続く場合のタイミングチャートの一例を示した動作説
明図である。

【図５】転送命令の次に演算命令を実行する場合の制御
フローの一例（１）を示したフロー図である。

【図６】転送命令の次に演算命令を実行する場合の制御
フローの一例（２）を示したフロー図である。

【図７】図２の実施例において即値命令を実行する場合
のタイミングチャートの一例を示した動作説明図であ
る。

【図８】２ワード命令の即値命令を実行する場合の制御
フローの一例（１）を示したフロー図である。

【図９】２ワード命令の即値命令を実行する場合の制御
フローの一例（２）を示したフロー図である。

【図１０】従来のプログラム制御構成の一例を示した回
路ブロック図である。

【図１１】図１０の回路動作の一例を示した動作タイミ
ング図である。

【符号の説明】

４，５，１８，２１，２２…セレクタ ６，８，９…インストラクションレジスタ １９…プログラムカウンタ ２７，２８，３０…演算レジスタ １６，１７，２０，２９…加算器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プログラムアドレスを発生するためのプ
   ログラムアドレス発生部（１）、 前記プログラムアドレス発生部（１）からのアドレス値
   の偶数／奇数にそれぞれ対応した偶数側の命令メモリ
   （２）及び奇数側の命令メモリ（３）、 前記各命令メモリ（２，３）から出力される各命令デー
   タを命令の実行順に従って逐次選択する第１のセレクタ
   （５）、 前記第１のセレクタ（５）によって選択された命令デー
   タが格納されるインストラクションレジスタＡ（６）、 前記インストラクションレジスタＡ（６）のデコード結
   果に従ってアドレス計算を行うアドレス生成部（７）、 前記インストラクションレジスタＡ（６）に格納された
   命令データがシフトされるインストラクションレジスタ
   Ｂ（８）、 前記インストラクションレジスタＡ（６）のデコード結
   果に従って次の命令が並列実行可能な場合に、前記偶数
   側の命令メモリ（２）又は奇数側の命令メモリ（３）か
   ら次の命令データを選択する第２のセレクタ（４）、そ
   して前記第２のセレクタ（４）によって選択された命令
   データが格納されるインストラクションレジスタＣ
   （９）を具備し、 前記アドレス生成部（７）からのアドレスを用いたイン
   ストラクションレジスタＢ（８）の命令の実行と、前記
   インストラクションレジスタＣ（９）の次の命令の実行
   とが同一処理周期内で並列実行されることを特徴とする
   ＤＳＰプログラム並列制御装置。
2. 【請求項２】 前記プログラムアドレス発生部は、＋１
   アドレス更新又は＋２アドレス更新を選択的に実行し、
   前記次の命令が並列実行可能な場合には、＋１アドレス
   更新出力によりさらにその次の命令アドレスを前記偶数
   側の命令メモリ（２）又は奇数側の命令メモリ（３）に
   与えてその命令コード出力を前記第１の選択回路５を介
   して前記インストラクションレジスタＡ（６）に格納
   し、同時に自らを＋２アドレス更新することによって連
   続したプログラム処理を可能にする請求項１記載のＤＳ
   Ｐプログラム並列制御装置。
3. 【請求項３】 前記インストラクションレジスタＢ
   （８）によって実行される命令は転送命令であり、前記
   インストラクションレジスタＣ（９）によって実行され
   る次の命令は演算命令である請求項１記載のＤＳＰプロ
   グラム並列制御装置。
4. 【請求項４】 前記インストラクションレジスタＢ
   （８）によって実行される命令は２ワード構成からなる
   即値転送命令のうちの１ワード目の命令コードであり、
   前記インストラクションレジスタＣ（９）には、前記即
   値転送命令の２ワード目の即値データが格納される請求
   項１記載のＤＳＰプログラム並列制御装置。