JPH0659933U - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 サブルーチンコール命令、リターン命令によ
るスタック動作（プログラムアドレスの一時退避、復
帰）を高速に行う。 【構成】 サブルーチンコール命令のとき、プログラム
アドレスが一時的にスタックＲＡＭ１０に退避され、記
憶される。リターン命令のとき、退避させたプログラム
アドレスがスタックＲＡＭ１０から読み出される。一
方、スタックＲＡＭ１０に記憶されたプログラムアドレ
スの退避先のアドレスの指定は、インクリメント回路４
１によって行われ、このときプログラムアドレスの書込
み時と読み出し時ではアドレス歩進が逆転して行われ
る。スタックポインタとなるインクリメント回路４１の
アドレス歩進動作はプログラムカウンタを用いて行う必
要がなく、インクリメント回路４１の値をプログラムカ
ウンタに転送する等の処理が不要となって、処理が簡単
化する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、中央演算処理装置（ＣＰＵ）に係わり、特に、サブルーチンコール 処理を行うスタック回路を改良した中央演算処理装置に関する。

【０００２】

【従来の技術】

一般に、プログラムの処理の一部を繰り返すときには、条件分岐や無条件分岐 に使用して処理の順序を変更することが行われる。プログラムの複数箇所に同じ ような命令の並びがあるときには、分岐だけでは効率良くプログラムをまとめる ことはできず、このような場合にサブルーチン呼び出し（Subroutine Call）命 令を用いる。

【０００３】 サブルーチンの呼び出し命令は、サブルーチンと呼ばれるプログラムの塊に分 岐する命令であり、分岐命令と異なる点は、サブルーチン呼び出し命令が呼び出 しの元の番地をスタックに保存してから分岐することにある。戻り番地が保存さ れているので、サブルーチンの実行が終了したら、戻り（Return）命令で呼び出 し元の処理に復帰できる。

【０００４】 従来のＣＰＵにおいて、サブルーチンコール命令あるいはリターン命令がきた 場合においては、プログラムを読み出すプログラムカウンタの現アドレス値を退 避させなければならない。このために、コール命令のときは内蔵ＲＡＭ（例えば 、演算用のＲＡＭ）の特定領域に、この現アドレス値を退避させ、その退避先の アドレスをスタックポインタというレジスタに記憶させている。

【０００５】 そして、リターン命令がきたときは、この退避したアドレスをスタックポイン タを使用して読み出してプログラムカウンタに転送している。この退避アドレス の記憶の仕方は後に退避させたアドレスの方が先に退避させたアドレスより先に 読み出される構成になっており、これはコール命令でアドレスを退避先の領域に 順次書き込んでいくときは、スタックポインタに記憶されているアドレス値（退 避先を示す）を順次インクリメント（又はデクリメント）していき、読み出すと きはスタックポインタに記憶されるアドレスを逆にデクリメント（又はインクリ メント）させていっている。

【０００６】

【考案が解決しようとする課題】

ところで、従来のＣＰＵにあっては、上記スタックポインタのアドレスの演算 をプログラマブルカウンタのインクリメント機能を用いて行っており、そのため にコール、リターン命令時にプログラマブルカウンタ内のアドレスの一時退避、 プログラマブルカウンタによるスタックポインタのインクリメント、デクリメン ト、スタックポインタの示すアドレスへの現アドレスの転送等のように極めて多 くの処理を行われなければならず、必然的に高速で処理を実行することが困難で あるという問題点があった。

【０００７】 また、例えばコール命令のとき、プログラムカウンタの現アドレス値を退避さ せるために、他の用途にも使用されている演算用のＲＡＭの特定領域に、この現 アドレス値を退避させ、しかもその退避先のアドレスをスタックポインタという レジスタに記憶させているので、演算の場合との処理の区別等でコール命令のと きの退避処理が複雑で、この面からも高速で処理を実行することが困難であると いう問題点があった。リターン命令時も同様の欠点がある。

【０００８】 そこで本考案は、コール命令、リターン命令によるスタック動作（プログラム アドレスの一時退避、復帰）を高速に行うことのできる中央演算処理装置を提供 することを目的としている。

【０００９】

【課題を解決するための手段】

本考案による中央演算処理装置は、複数の命令からなる所定のプログラムを記 憶するプログラム記憶手段と、このプログラム記憶手段をアドレッシングして記 憶された命令を順次読み出すためのプログラムアドレスを出力するアドレッシン グ手段と、演算用データを書込み読み出し可能な演算データ記憶手段と、前記プ ログラム記憶手段から出力される命令に含まれるオペコードを解読する命令解読 手段と、前記プログラム記憶手段から出力される命令に含まれるオペランドを用 いて前記演算データ記憶手段をアドレッシングして演算用データを書込み又は読 み出しする演算データアドレッシング手段と、前記命令解読手段の出力に従って 前記演算データ記憶手段に対する演算を実行する演算手段と、前記プログラム記 憶手段から読み出された命令がサブルーチンコールのとき、あるいはリターンの とき、前記プログラムアドレスを一時的に退避あるいは復帰させるための制御を 行うスタック手段と、を備えた中央演算処理装置において、前記サブルーチンコ ール命令のとき、前記スタック手段により一時的に退避された前記プログラムア ドレスを記憶するとともに、リターン命令のとき、退避させた前記プログラムア ドレスが読み出される退避アドレス記憶手段と、該退避アドレス記憶手段に記憶 されたプログラムアドレスの退避先のアドレスを指定するとともに、このプログ ラムアドレスの書込み時と読み出し時のアドレス歩進を前記サブルーチンコール 命令とリターン命令のときとで逆転させるアドレスカウント手段と、を備えたこ とを特徴とする。

【００１０】

【作用】

本考案では、サブルーチンコール命令のとき、プログラムアドレスが一時的に 退避アドレス記憶手段に退避され、記憶される。リターン命令のとき、退避させ たプログラムアドレスが退避アドレス記憶手段から読み出される。一方、退避ア ドレス記憶手段に記憶されたプログラムアドレスの退避先のアドレスの指定は、 アドレスカウント手段によって行われ、このときプログラムアドレスの書込み時 と読み出し時ではアドレス歩進が逆転して行われる。

【００１１】 したがって、いわゆるスタックポインタとなるアドレスカウント手段のアドレ ス歩進動作はプログラムカウンタを用いて行う必要がなく、アドレスカウント手 段の値をプログラムカウンタに転送する等の処理が不要となって、処理が簡単に なり、コール命令、リターン命令によるスタック動作が高速化する。また、退避 アドレス記憶手段も他の手段とは独立して設けられているから、プログラムアド レスの一時退避、復帰に際して必要な処理が簡単になる。

【００１２】

【実施例】

以下、図面を参照して本考案の一実施例について説明する。 図１は本考案に係る中央演算処理装置（ＣＰＵ）の概略構成を示すブロック図 である。この図に示すＣＰＵ１は大きく分けてプログラムＲＯＭ（プログラマブ ルＲＯＭともいう）２、インストラクションデコーダ３、タイミング信号発生回 路４、アドレス制御回路５、演算用ＲＡＭ６、ＡＬＵ７、プログラムカウンタ（ プログラマブルカウンタともいう）８、スタック（ＳＴＡＣＫ）回路９、スタッ クＲＡＭ１０およびインタラプタ回路１１を含んでいる。そして、各回路間はデ ータバス１２によって相互に接続されている。なお、各ラインにおける添字はデ ータのビット数である。

【００１３】 プログラムＲＯＭ（プログラム記憶手段）２はＣＰＵ１の処理動作に必要な複 数の命令、場合によってはデータを記憶しており、アドレス端子ＲＡに入力され るアドレスデータに従って内部に格納された命令を順次呼び出し、呼び出した命 令を２つに分けて出力端子群ＯＰ１、ＯＰ２から外部に出力する。

【００１４】 出力される命令のうち、出力端子群ＯＰ１から出力される命令はいわゆるオペ コードであり、命令の種類を特定するものである。オペコードは機械語の命令の 一部で、ＣＰＵ１内における基本的な操作機能を表す符号（コード）である。

【００１５】 出力端子群ＯＰ２から出力される命令はいわゆるオペランドであり、演算用Ｒ ＡＭ６のメモリを特定するための数値化されたデータである。そして、これらの オペコードおよびオペランドによって命令が構成されている。

【００１６】 ここで、オペランドはＣＰＵ１内における命令によって行われる操作の対象と なるデータであり、具体的には、アセンブリ言語を使用するときに必要で簡単な 規則と文法のうちの１つである。すなわち、アセンブリ言語で記述されるステー トメント（文）は［ラベル］、［命令コード］、［オペランド］、［コメント］ の４つから構成されるが、オペランドは命令コードで指定されたメモリ番地、レ ジスタ名や数値を書くようになっている。本実施例では、演算用ＲＡＭ６のメモ リ番地を特定するデータとなる。

【００１７】 インストラクションデコーダ（命令解読手段）３はオペコードを受けて、どの ような命令であるかを解釈して必要な制御信号を生成し、他の回路に出力する。 命令は、この制御信号をもとにして実行される。

【００１８】 タイミング信号発生回路４は、基本クロックΦ１、Φ２（図示略）と、インス トラクションデコーダ３からの制御信号を受けて種々のタイミング信号ＣＫ１、 ＣＫ２、Ｔ１、Ｔ２、ＣＫＡＤ、ＣＫＰＣ、ＥＸＢ、ＳＴＫ、ＲＴＮ、ＧＳＴ１ 、ＧＳＴ２、ＣＫＳ１、ＣＫＳ２、ＩＮＯＥを生成して出力する。これらのタイ ミング信号は他の回路の動作のタイミングを制御するために用いられる。

【００１９】 アドレス制御回路（演算データアドレッシング手段）５は、命令のオペランド 又はデータバス１２を介して入力されるデータに基づいて演算用ＲＡＭ６に記憶 されているデータのアドレスを指定する。 演算用ＲＡＭ（演算データ記憶手段）６は、このアドレス制御回路５からのア ドレスデータに基づいて記憶されているデータを読み出したり、あるいは書き込 んだりする。

【００２０】 ＡＬＵ（演算手段）７は、演算用ＲＡＭ６からのデータあるいはデータバス１ ２を介して入力されるデータを演算してその演算結果を演算用ＲＡＭ６に出力す る。 プログラムカウンタ（アドレッシング手段）８は、プログラムＲＯＭ２に記憶 されているプログラム（命令）を読み出す。

【００２１】 スタック回路（スタック手段）９は、例えばプログラムＲＯＭ２からの命令が サブルーチンやジャンプ命令であった場合に、ジャンプする前のアドレスを一時 的にスタックＲＡＭ１０に退避させるための回路である。すなわち、サブルーチ ンコール命令のとき、プログラムアドレスを一時的にスタックＲＡＭ１０に退避 させるとともに、リターン命令のとき、退避したプログラムアドレスを復帰させ るために必要な制御を行う。

【００２２】 スタックＲＡＭ（退避アドレス記憶手段）１０は、サブルーチンコール命令の とき、スタック回路９からの信号に基づいてデータバス１２を介して入力される プログラムカウンタ８からのデータ（すなわち、プログラムカウンタ８の現アド レス）を記憶する。また、リターン命令のとき、退避したプログラムカウンタ８ の現アドレスが読み出されるものである。このスタックＲＡＭ１０は従来の構成 と異なり、特別にプログラムアドレスの退避先のメモリとして演算用ＲＡＭ６と は独立して別個に設けられている。 インタラプト回路１１は、割込み信号が入力された場合に、割込み動作を行わ せるものである。

【００２３】 ＣＰＵ１の概略構成を述べたので、次にプログラムカウンタ８の内部構成につ いて説明する。 図２はプログラムカウンタ８の内部構成を示す図である。この図において、プ ログラムカウンタ８はインクリメント回路２１、ラッチ回路２２〜２６、セレク タ２７、トランスミッションゲート２８〜３１およびインバータ３２を含んで構 成される。

【００２４】 プログラムカウンタ８には各種の制御信号が入力されており、そのうちクロッ クＣＫ１、ＣＫ２、Ｔ１、Ｔ２、ＣＫＡＤ、ＣＫＳＴ、ＣＫＳ１、ＣＫＳ２、Ｃ ＫＰＣと、制御信号ＧＳＴ１、ＧＳＴ２、ＲＴＮ、ＳＴＫはタイミング信号発生 回路４から入力されるものである。

【００２５】 ここで、これらの信号の概略を制御すると、以下のようになる。 ＣＫ１、ＣＫ２： 基本クロックＣＫ１、ＣＫ２は互いに位相が半周期だけずれているもので、Ｃ Ｋ２の１周期が１サイクルとなる。

【００２６】 Ｔ１： 命令は６サイクルで実行されるが、そのうちＴ１サイクルを表すパルス信号で ある。“Ｈ”の期間がＴ１サイクルとなる。 Ｔ２： 命令は６サイクルで実行されるが、そのうちＴ２サイクルを表すパルス信号で ある。“Ｈ”の期間がＴ２サイクルとなる。

【００２７】 ＣＫＡＤ： ＣＫ２と同位相で３発目毎に、Ｔ１サイクル終了後に発生する。なお、命令は ６サイクルで構成され、Ｔ１〜Ｔ２〜Ｔ３のサイクルを繰り返す。これにより、 ラッチ回路２２にアドレスがラッチされ、プログラムＲＯＭ２にアドレスＰＡＤ として供給される。

【００２８】 ＣＫＰＣ： Ｔ２サイクル終了毎に発生し、ラッチ回路２４あるいはラッチ回路２５のアド レスをラッチ回路２６にラッチしてインクリメントさせる。 ＣＫＳＴ： 基本クロックＣＫ１と同相で、ラッチ回路２２からのデータをラッチ回路２３ にラッチさせるために用いられる。

【００２９】 ＣＫＳ１： 基本クロックＣＫ２と同相で、データバス１２からのデータをラッチ回路２４ にラッチさせるために用いられる。 ＣＫＳ２： 基本クロックＣＫ２と同相で、データバス１２からのデータをラッチ回路２５ にラッチさせるために用いられる。

【００３０】 ＧＳＴ１： リターン命令時は“Ｌ”で、コール命令時は前半の３サイクルで“Ｈ”となっ てラッチ回路２３とデータバス１２とを接続する。 ＧＳＴ２： リターン命令時は“Ｌ”で、コール命令時は後半の３サイクルで“Ｈ”となっ てラッチ回路２３とデータバス１２とを接続する。

【００３１】 ＲＴＮ： リターン命令時の６サイクルで“Ｈ”となってラッチ回路２４およびラッチ回 路２６間を接続するとともに、インバータ３２を介して反転することにより、セ レクタ２７とラッチ回路２６との接続を遮断する。 ＳＴＫ： コール命令時に“Ｈ”となってセレクタ２７にオペランド１、２を選択させ、 リターン命令時に“Ｌ”となってアドレスＡＤＲを選択させる。

【００３２】 インクリメント回路２１は、プログラムＲＯＭ２に記憶されているプログラム （命令）を順次読み出すためのプログラムアドレスを１つずつインクリメントし ていくもので、ラッチ回路２６の出力を＋［１］だけインクリメントしてラッチ 回路２２に送り、ラッチ回路２２は信号ＣＫＡＤが“Ｈ”になるタイミングでイ ンクリメント回路２１の出力をラッチしてセレクタ２７に供給するとともに、ラ ッチ回路２３に供給する。なお、インクリメント回路２１によってインクリメン トされるプログラムアドレスは１６ビットのデータである。１６ビットのデータ はインクリメント回路２１、ラッチ回路２２、２３、２６およびセレクタ２７に おいて扱われる。

【００３３】 セレクタ２７は信号ＳＴＫが“Ｈ”のときオペランドＯＰＡ（内訳はオペラン ド１およびオペランド２）をセレクトし、“Ｌ”のときラッチ回路２２の出力を セレクトする。セレクタ２７の出力はトランスミッションゲート２８を介してラ ッチ回路２６に戻される。オペランドＯＰＡは１６ビットのプログラムアドレス に対応しており、データバス１２は８ビットである。したがって、オペランドＯ ＰＡは２つの部分に分れており、そのうちオペランド１は８ビットでプログラム アドレスの下位側、オペランド２は８ビットでプログラムアドレスの上位側に相 当している。

【００３４】 ラッチ回路２６は信号ＣＫＰＣが“Ｈ”になるタイミングでセレクタ２７から 戻された１６ビットの出力、あるいはトランスミッションゲート３１を介して入 力される８ビットのラッチ回路２４の出力および同じく８ビットのラッチ回路２ ５の出力を１６ビット単位てラッチしてインクリメント回路２１に供給する。 なお、ラッチ回路２４、２５から供給されるデータには全体として１６ビット のプログラムアドレスＰＡＤに対応するものが含まれ、これはリターン命令時に 逆に退避先にストアされていた１６ビットのプログラムアドレスＰＡＤの復帰に 相当する。

【００３５】 また、セレクタ２７の出力は、プログラムＲＯＭ２に記憶されているプログラ ム（命令）を読み出すための１６ビットのプログラムアドレスＰＡＤとしてプロ グラムＲＯＭ２に出力される。 ラッチ回路２３は信号ＣＫＳＴが“Ｈ”になるタイミングでラッチ回路２２の 出力をラッチし、そのラッチ結果をトランスミッションゲート２９およびトラン スミッションゲート３０を介し８ビットずつデータバス１２に出力する。

【００３６】 この場合、サブルーチンコール命令時にプログラムカウンタ８内のアドレスの 一時退避が行われるが、プログラムアドレスＰＡＤは１６ビットであり、サブル ーチンコール命令時に退避されるアドレスはラッチ回路２３に記憶されている。 一方、データバス１２は８ビットであるため、ラッチ回路２３に格納されている １６ビットの退避アドレスはトランスミッションゲート２９を介して下位側の８ ビットがデータバス１２に出力され、上位側の８ビットはトランスミッションゲ ート３０を介してデータバス１２に出力される。

【００３７】 一方、リターン命令時は逆に退避先にストアされていた１６ビットのプログラ ムアドレスＰＡＤの復帰が行われるが、この１６ビットのプログラムアドレスＰ ＡＤは８ビットに分けてラッチ回路２４、２５によってラッチされる。

【００３８】 すなわち、ラッチ回路２４は信号ＣＫＳ１が“Ｈ”になるタイミングでデータ バス１２から入力されるデータ、つまり１６ビットのプログラムアドレスＰＡＤ のうちの上位側８ビットをラッチし、そのラッチ結果をトランスミッションゲー ト３１を介してラッチ回路２６に出力する。また、ラッチ回路２５は信号ＣＫＳ ２が“Ｈ”になるタイミングでデータバス１２から入力される１６ビットのプロ グラムアドレスＰＡＤのうちの下位側８ビットをラッチし、そのラッチ結果をト ランスミッションゲート３１を介してラッチ回路２６に出力する。

【００３９】 トランスミッションゲート２８〜３１はそのゲートに供給される信号のレベル に対応してオン／オフし、信号の通過を許容／遮断するものである。具体的には 、トランスミッションゲート２８はインバータ３２を介してそのゲートに供給さ れる信号ＲＴＮの反転信号が“Ｌ”のときオフしてセレクタ２７とラッチ回路２ ６との接続を遮断し、同反転信号が“Ｈ”のときオンして両者を接続させる。

【００４０】 同様に、トランスミッションゲート３１はゲートに供給される信号ＲＴＮが“ Ｌ”のときオフしてラッチ回路２６とラッチ回路２４又はラッチ回路２５との接 続を遮断し、信号ＲＴＮが“Ｈ”のときオンして両者を接続させる。 トランスミッションゲート２９はそのゲートに供給される信号ＧＳＴ１が“Ｌ ”のときオフしてラッチ回路２３とデータバス１２との接続を遮断し、同信号Ｇ ＳＴ１が“Ｈ”のときオンして両者を接続させる。

【００４１】 トランスミッションゲート３０はそのゲートに供給される信号ＧＳＴ２が“Ｌ ”のときオフしてラッチ回路２３とデータバス１２との接続を遮断し、同信号Ｇ ＳＴ２が“Ｈ”のときオンして両者を接続させる。なお、トランスミッションゲ ート２８、３１を通過するデータは１６ビットであり、トランスミッションゲー ト２９、３０を通過するデータは８ビットである。

【００４２】 図３は本実施例の特徴の１つであるスタック回路９の改良した部分の詳細な構 成を示す図である。 図３において、スタック回路９はインクリメント回路４１、ラッチ回路４２、 オアゲート４３、ノアゲート４４、４５、アンドゲート４６、４７およびインバ ータ４８、４９を含んで構成されている。また、図中、Ａ〜Ｄは信号を示す。

【００４３】 オアゲート４３にはセレクタ２７を制御する信号ＳＴＫおよびサブルーチン命 令あるいはリターン命令を判別する信号ＲＴＮが供給され、オアゲート４３はこ れらの信号を通過させてアンドゲート４６、４７に出力する。アンドゲート４６ には、その他にサイクル信号Ｔ２および信号ＥＸＢがインバータ４８を介して反 転して供給される。信号ＥＸＢは１命令の後半の３サイクルで“Ｈ”となるため 、アンドゲート４６は１命令の前半の３サイクルでサイクル信号Ｔ２が“Ｈ”の とき、オアゲート４３の出力（すなわち、信号ＳＴＫおよび信号ＲＴＮ）を通過 させてノアゲート４４に供給する。

【００４４】 一方、アンドゲート４７には、その他にサイクル信号Ｔ１および信号ＥＸＢが 供給される。信号ＥＸＢは１命令の後半の３サイクルで“Ｈ”となるため、アン ドゲート４７は１命令の前半の３サイクルでサイクル信号Ｔ２が“Ｈ”のとき、 オアゲート４３の出力（すなわち、信号ＳＴＫおよび信号ＲＴＮ）を通過させて ノアゲート４４に供給する。

【００４５】 ノアゲート４４はアンドゲート４６、４７のノア論理を取ってノアゲート４５ に出力する。ノアゲート４５には、さらにインバータ４９を介してクロック信号 ＣＫ１が供給されている。したがって、ノアゲート４５はインバータ４９の出力 信号Ａと、ノアゲート４４の出力信号Ｂとのノア論理を取り、信号Ｃとしてラッ チ回路４２のゲートに供給する。

【００４６】 また、前述した信号ＲＴＮはインクリメント回路（アドレスカウント手段に相 当）４１のアップ／ダウン制御端子Ｕ／Ｄに供給されており、リターン命令時に はインクリメント回路４１をアップカウントさせ、サブルーチン命令時にはイン クリメント回路４１をダウンカウントさせるもるである。 インクリメント回路４１はスタックＲＡＭ１０に記憶されるプログラムアドレ スの退避先のアドレスを指定するとともに、このプログラムアドレスの書込み時 と読み出し時のアドレス歩進を逆転可能なもので、リターン命令の１つに相当す る信号ＲＴＮが“Ｈ”のときラッチ回路４２の出力をインクリメントし、同信号 ＲＴＮが“Ｌ”のときラッチ回路４２の出力をデクリメントして再びラッチ回路 ４２に供給する。

【００４７】 ラッチ回路４２はサブルーチンコール命令のときに、退避されるプログラムア ドレスの退避先アドレスをラッチし、またリターン命令のとき退避しておいたプ ログラムアドレスをスタックＲＡＭ１０から読み出すためのアドレスをラッチし ておくもので、ノアゲート４５の出力信号Ｃが“Ｈ”のときインクリメント回路 ４１の出力をラッチし、そのラッチ信号を（上記退避先アドレス又は読み出しア ドレスとして）スタックＲＡＭ１０に出力する。

【００４８】 次に、このＣＰＵ１の動作について説明する。 最初に一般な動作から説明すると、ＣＰＵ１は、通常の演算プロセスの場合、 基本クロックＣＫ２の３サイクルで１命令を実行する。一方、後述するサブルー チンコール命令およびリターン命令の実行時には、例外的に６サイクルでこれら の命令を実行する。なお、この基本クロックＣＫ２に対して基本クロックＣＫ１ は半周期だけ位相がずれている。

【００４９】 まず、プログラムカウンタ８により所定のアドレス（プログラムアドレス）が 指定されると、このアドレスに基づいてプログラムＲＯＭ２から命令が読み出さ れて出力される。具体的には、読み出された命令のうちオペコードがインストラ クションデコーダ３に出力され、オペランドがアドレス制御回路５に出力される 。

【００５０】 プログラムＲＯＭ２から出力された命令に含まれるオペコードはインストラク ションデコーダ３によって解読され、この解読結果に基づいて必要な制御信号が 生成されて他の回路に出力される。このとき、インストラクションデコーダ３か らの制御信号に基づいてタイミング信号発生回路４により所望のタイミング信号 ＣＫ１、ＣＫ２、Ｔ１、Ｔ２、ＣＫＡＤ、ＣＫＰＣ、ＥＸＢ、ＳＴＫ、ＲＴＮ、 ＧＳＴ１、ＧＳＴ２、ＣＫＳ１、ＣＫＳ２が生成されて出力される。

【００５１】 いま、プログラムＲＯＭ２から出力された命令が演算用ＲＡＭ６に記憶されて いる２つのデータを加算する命令であるとすると、オペランドにはその２つのデ ータのアドレスを指定するデータおよび加算結果をストアするデータが現れる。 そして、アドレス制御回路５はこのデータに基づいて演算用ＲＡＭ６から２つの データを読み出すためのデータをタイミング信号発生回路４からのタイミングに 基づいて順次発生する。この結果、演算用ＲＡＭ６からは２つのデータが順次読 み出され、ＡＬＵ７に出力される。

【００５２】 次いで、ＡＬＵ７ではこの２つのデータが加算されて所定のタイミングで演算 用ＲＡＭ６に出力される。このとき、アドレス制御回路５から演算用ＲＡＭ６に は、この加算結果をメモリするアドレスデータが出力されており、このアドレス の示す領域に加算結果が記憶される。

【００５３】 このように、１つの命令は複数のタイミング（すなわち、命令サイクル）で順 次実行される。すなわち、最初のサイクルＴ１では、オペランドからのデータに より演算用ＲＡＭ６からデータが読み出されてＡＬＵ７に供給される。次のサイ クルＴ２では、ＡＬＵ７において２つのデータの加算が行われる。そして、サイ クルＴ３でＡＬＵ７の演算結果が演算用ＲＡＭ６にストアされる。このような３ つのサイクルによって１つの命令が実行される。

【００５４】 次に、サブルーチン処理時におけプログラムアドレスの退避／復帰動作につい て説明する。 サブルーチンコール命令のとき 図４、図５はサブルーチン命令動作のタイミングチャートであり、特に本実施 例の特徴部分であるプログラムカウンタ８およびスタック回路９における動作に 対応している。なお、サブルーチンコール命令およびリターン命令の実行時には 、３サイクルに対して２倍の６サイクルでこれらの命令が実行される。すなわち 、サイクルＴ２の終了時にクロック信号ＣＫＡＤの“Ｈ”パルスが発生せず、プ ログラムカウンタ８が歩進しない。

【００５５】 ここで、図８（ａ）に示すように、サブルーチンコール命令の場合、オペコー ドにそのコール命令が入り、オペランド１、２にはサブルーチンプログラムの記 憶された領域の先頭アドレスが８ビットに分れて入っている。具体的には、オペ ランド１にはそのアドレスの下位８ビットが入り、オペランド２にはそのアドレ スの上位８ビットが入っている。これは、前述したようにデータバス１２が８ビ ットである反面、プログラムアドレスが１６ビットだからである。 一方、リターン命令の場合、図８（ｂ）に示すように、オペコードのみで、オ ペランド１、２には何も入っていない。

【００５６】 いま、基本クロックＣＫ２に同期して最初のサイクルＴ１がスタートすると（ このとき、基本クロックＣＫ１は半周期位相がずれている）、このサイクルＴ１ の開始エッジに同期して信号ＳＴＫが“Ｈ”に立ち上がる。この状態は少なくと も６サイクルの命令期間中、継続する。これにより、セレクタ２７はプログラム カウンタ８のいままでのアドレス出力（ラッチ回路２２の出力）の代わりにオペ ランド１、２によって表されるアドレスをセレクトしてプログラムＲＯＭ２に出 力する。このため、サブルーチンの先頭アドレスがプログラムＲＯＭ２から読み 出される。

【００５７】 サブルーチンコール命令が呼び出されると、この命令はインストラクションデ コーダ３によって解読され、この解読結果に基づいて必要な制御信号が生成され て他の回路に出力される。このとき、インストラクションデコーダ３からの制御 信号に基づいてタイミング信号発生回路４によりサブルーチンコール命令の期間 中、信号ＣＫＳ１、ＣＫＳ２、ＲＴＮ、ＩＮＯＥが“Ｌ”に生成されて出力され る。したがって、ラッチ回路２４、２５が非動作状態になるとともに、トランス ミッションゲート３１がオフし、信号ＲＴＮがインドバータ３２を介してゲート に供給されるトランスミッションゲート２８がオンする。

【００５８】 トランスミッションゲート３１がオフすることにより、ラッチ回路２４、２５ とラッチ回路２６との接続が遮断される。これにより、データバス１２上のデー タはラッチ回路２６に取り込めなくなる。一方、トランスミッションゲート２８ がオンすることにより、ラッチ回路２６とセレクタ２７とが接続され、セレクタ ２７の出力がラッチ回路２６に供給可能となる。また、信号ＩＮＯＥが“Ｌ”に なることにより、スタックＲＡＭ１０が書込み可能状態になる。この状態は少な くとも６サイクルの命令期間中、継続する。

【００５９】 さらに、サイクルＴ１の開始エッジに同期して信号ＧＳＴ１が“Ｈ”に立ち上 がる。この状態は少なくとも３サイクルの命令期間中（すなわち、コール命令の 前半の間）、継続する。これにより、トランスミッションゲート２９がオンし、 ラッチ回路２３とデータバス１２とが接続され、ラッチ回路２３にラッチされた ８ビットの下位側アドレスデータをデータバス１２に送出することが可能になる 。

【００６０】 その後、信号ＣＫＳＴが“Ｈ”に立ち上がるため、この立ち上がりタイミング に同期してラッチ回路２３はプログラムカウンタ８の現アドレスをラッチしてい るラッチ回路２２の出力をラッチし、そのうち下位側の８ビットのアドレスデー タをトランスミッションゲート２９を介してデータバス１２に送る。データバス １２に送り出された下位側８ビットのアドレスデータはサブルーチンコールによ る現アドレスを退避させるものに相当し、信号ＩＮＯＥが“Ｌ”になっているこ とにより、スタックＲＡＭ１０の所定番地に書き込まれる。

【００６１】 次いで、サイクルＴ３になると、その開始エッジに同期して信号ＣＫＰＣが“ Ｈ”に立ち上がる。そのため、このタイミングに同期してラッチ回路２６がセレ クタ２７から送られてきたアドレスデータをラッチする。ラッチ回路２６にラッ チされたアドレスデータはインクリメント回路２１によってインクリメントされ 、信号ＯＰＡ（インクリメントによりＯＰＡ＋１となる）としてラッチ回路２２ に出力される。

【００６２】 次いで、コール命令の後半のサイクルＴ１になると、その開始エッジに同期し て信号ＧＳＴ２が“Ｈ”に立ち上がる。この状態は少なくとも３サイクルの命令 期間中（すなわち、コール命令の後半の間）、継続する。これにより、トランス ミッションゲート３０がオンし、ラッチ回路２３とデータバス１２とが接続され 、ラッチ回路２３にラッチされた８ビットの上位側アドレスデータをデータバス １２に送出することが可能になる。

【００６３】 この場合、前述したように信号ＣＫＳＴが“Ｈ”に立ち上がることによってラ ッチ回路２３にはプログラムカウンタ８の現アドレスがラッチされているが、そ のうち上位側の８ビットのアドレスデータがトランスミッションゲート３０を介 してデータバス１２に送られる。そして、データバス１２に送り出された上位側 ８ビットのアドレスデータはサブルーチンコールによる現アドレスを退避させる ものに相当し、信号ＩＮＯＥが“Ｌ”になっていることにより、スタックＲＡＭ １０の所定番地に書き込まれる。

【００６４】 このようにしてプログラムカウンタ８の現アドレスが下位側８ビット、上位側 ８ビットの順でスタックＲＡＭ１０の所定番地に書き込まれて退避させることが 行われる。ここで、スタックＲＡＭ１０に書込む場合のアドレス制御はスタック 回路９内にあるアップダウン可能なアドレスカウンタとしてのインクリメント回 路４１によって行われる。

【００６５】 すなわち、基本クロックＣＫ１はインバータ４９によって反転し、信号Ａ（基 本クロックＣＫ１の反転信号）となってノアゲート４５に供給されている。信号 ＳＴＫはオアゲート４３をそのまま通過し信号Ｄとなって、各アンドゲート４６ 、４７に供給される。このとき、各アンドゲート４６、４７にはサイクルＴ１、 サイクルＴ２のパルス信号がそれぞれ供給されているから、信号Ｄがコール命令 期間中は“Ｈ”であるため、サイクルＴ１、サイクルＴ２のパルス信号がそれぞ れ“Ｈ”のときのみ信号ＥＸＢあるいはその反転信号が各アンドゲート４７、４ ６をそれぞれ通過してノアゲート４４に供給され、ノアゲート４４を通過し信号 Ｂとして次段のノアゲート４５に入力される。

【００６６】 したがって、信号ＢはサイクルＴ１、サイクルＴ２のパルス信号が“Ｌ”であ る期間のみ、“Ｈ”になる。一方、ノアゲート４５には前述した信号Ａ（基本ク ロックＣＫ１の反転信号）も入力されており、信号Ａと信号Ｂのノア論理が取ら れて信号Ｃとしてラッチ回路４２の制御端子に供給される。このとき、信号Ｃは 信号Ｂが“Ｌ”のときのみ基本クロックＣＫ１のパルスを“Ｈ”にしたものに相 当するから、結局、コール命令の前半のサイクルＴ２および後半のサイクルＴ１ の間にエッジ的に“Ｈ”となるパルス信号Ｃに同期してインクリメント回路４１ き出力がラッチ回路４２にラッチされ、このラッチ出力はプログラムウカンタ８ の現アドレスのうちの下位側８ビットをスタックＲＡＭ１０に書き込んで退避さ させる場合の退避先アドレスを示すものとして使用される。

【００６７】 また、ラッチ回路４２のラッチ出力は再びインクリメント回路４１に供給され てデクリメントされる。そして、プログラムカウンタ８の現アドレスのうちの上 位側８ビットをスタックＲＡＭ１０に書き込んで退避させる場合の退避先アドレ スを示すものとして使用される。

【００６８】 具体的には、サブルーチンコール命令時に退避させるプログラムカウンタ８の 現アドレスのうちの上位側８ビットは、サブルーチンアドレスＳＴＡとしてスタ ックＲＡＭ１０のアドレス［ＳＡＤ］にアドレス下位８ビットが書き込まれ、こ のあとスタックＲＡＭ１０のアドレス［ＳＡＤ−１］にアドレス上位８ビットが 書き込まれる。続いて、スタックＲＡＭ１０のアドレス［ＳＡＤ−２］に次のア ドレスの書込み準備が行われる。

【００６９】 リターン命令 図６、図７はリターン命令動作のタイミングチャートである。 基本クロックＣＫ２に同期して最初のサイクルＴ１がスタートすると（このと き、基本クロックＣＫ１は半周期位相がずれている）、コール命令の場合とは逆 にこのサイクルＴ１の開始エッジに同期して信号ＳＴＫが“Ｈ”に立ち上がらず 、“Ｌ”のままである。この状態は少なくとも６サイクルの命令期間中、継続す る。これにより、セレクタ２７はプログラムカウンタ８のいままでのアドレス出 力（オペランド１、２）の代わりにオペコードによって表されるリターン命令の アドレスをセレクトしてプログラムＲＯＭ２に出力する。このため、リターン命 令がプログラムＲＯＭ２から読み出される。

【００７０】 リターン命令が呼び出されると、この命令はインストラクションデコーダ３に よって解読され、この解読結果に基づいて必要な制御信号が生成されて他の回路 に出力される。このとき、インストラクションデコーダ３からの制御信号に基づ いてタイミング信号発生回路４によりリターン命令の期間中、信号ＧＳＴ１、Ｇ ＳＴ２、ＣＫＳＴが“Ｌ”に生成されて出力される。したがって、信号ＣＫＳＴ が“Ｌ”になることにより、ラッチ回路２３が非動作状態になる。また、信号Ｇ ＳＴ１、ＧＳＴ２が“Ｌ”になることにより、トランスミッションゲート２９、 ３０が共にオフし、ラッチ回路２３とデータバス１２との接続が遮断される。

【００７１】 また、サイクルＴ１の開始エッジに同期して信号ＲＴＮが“Ｈ”に立ち上がる 。この状態は少なくとも６サイクルの命令期間中（すなわち、リターン命令の全 期間）、継続する。これにより、トランスミッションゲート３１がオンし、ラッ チ回路２６とラッチ回路２４、２５とが接続され、ラッチ回路２４、２５にラッ チされた８ビットの下位側アドレスデータ、上位側アドレスデータをラッチ回路 ２６にラッチすることが可能になる。

【００７２】 一方、信号ＲＴＮが“Ｈ”に立ち上がると、この反転信号がインバータ３２を 介してトランスミッションゲート２８に供給されるため、このトランスミッショ ンゲート２８がオフし、セレクタ２７とラッチ回路２６との接続が遮断される。 また、信号ＩＮＯＥが“Ｈ”になることにより、スタックＲＡＭ１０が読み出 し可能状態になる。この状態は少なくとも６サイクルの命令期間中、継続する。

【００７３】 一方、このリターン命令時において、スタックＲＡＭ１０から退避したプログ ラムアドレスを読み出す場合のアドレス制御はスタック回路９内にあるアップダ ウン可能なアドレスカウンタとしてのインクリメント回路４１によって行われる 。

【００７４】 すなわち、基本クロックＣＫ１はインバータ４９によって反転し、信号Ａ（基 本クロックＣＫ１の反転信号）となってノアゲート４５に供給されている。信号 ＳＴＫ（レベルは“Ｌ”）はオアゲート４３をそのまま通過し信号Ｄとなって、 各アンドゲート４６、４７に供給される。このとき、各アンドゲート４６、４７ にはサイクルＴ１、サイクルＴ２のパルス信号がそれぞれ供給されているから、 信号Ｄがリターン命令期間中は“Ｌ”であるため、サイクルＴ１、サイクルＴ２ のパルス信号がそれぞれ“Ｌ”のときのみ信号ＥＸＢあるいはその反転信号が各 アンドゲート４７、４６をそれぞれ通過してノアゲート４４に供給され、ノアゲ ート４４を通過し信号Ｂとして次段のノアゲート４５に入力される。

【００７５】 したがって、信号ＢはサイクルＴ１、サイクルＴ２のパルス信号が“Ｈ”であ る期間のみ、“Ｌ”になる。一方、ノアゲート４５には前述した信号Ａ（基本ク ロックＣＫ１の反転信号）も入力されており、信号Ａと信号Ｂのノア論理が取ら れて信号Ｃとしてラッチ回路４２の制御端子に供給される。このとき、信号Ｃは 信号Ｂが“Ｌ”のときのみ基本クロックＣＫ１のパルスを“Ｈ”にしたものに相 当するから、結局、コール命令の前半のサイクルＴ２および後半のサイクルＴ１ の間にトリガ的に“Ｈ”となるパルス信号Ｃに同期してインクリメント回路４１ の出力がラッチ回路４２にラッチされ、このラッチ出力はスタックＲＡＭ１０に 退避して記憶されているプログラムウカンタ８の復帰アドレスのうちの下位側８ ビットを読み出す場合のアドレスを示すものとして使用される。

【００７６】 また、ラッチ回路４２のラッチ出力は再びインクリメント回路４１に供給され てインクリメントされる。そして、スタックＲＡＭ１０に退避して記憶されてい るプログラムカウンタ８の復帰アドレスのうちの上位側８ビットを読み出す場合 のアドレスを示すものとして使用される。

【００７７】 具体的には、リターン命令時に復帰させるプログラムカウンタ８のアドレスは スタックＲＡＭ１０のアドレス［ＳＡＤ−２］、［ＳＡＤ−１］、［ＳＡＤ］と 順次進んで（インクリメントして）読み出され、そのうちアドレス［ＳＡＤ−１ ］のときプログラムアドレス上位８ビットが読み出され、アドレス［ＳＡＤ］の ときプログラムアドレス下位８ビットが読み出される。

【００７８】 そして、このようにしてスタックＲＡＭ１０から読み出されたプログラムアド レスはデータバス１２を通ってプログラムカウンタ８に入力される。この場合、 まずデータバス１２上の１６ビットのプログラムデータのうち上位８ビットは信 号ＣＫＳ２が“Ｈ”となるタイミングでラッチ回路２５にラッチされ、同様に下 位８ビットは信号ＣＫＳ１が“Ｈ”となるタイミングでラッチ回路２４にラッチ される。

【００７９】 これらの各回路２４、２５にラッチされたプログラムアドレスは、信号ＣＫＰ Ｃが“Ｈ”となるタイミングでラッチ回路２６にラッチされ、インクリメント回 路２１に供給される。そして、このインクリメント回路２１によって［＋１］だ けインクリメントされ、ラッチ回路２２に出力される。ラッチ回路２２は次回の 命令サイクルでインクリメント回路２１から送られたプログラムアドレスをラッ チし、このラッチ回路２２の出力はセレクタ２７によってセレクトされてプログ ラムＲＯＭ２に対してコール命令の次のアドレスに記憶されている命令を読み出 すためのアドレスとして供給される。

【００８０】 このように、本実施例ではサブルーチンコール命令のとき、プログラムアドレ スが一時的に独立に設けられたスタックＲＡＭ１０に退避され、記憶される。一 方、リターン命令のとき、退避させたプログラムアドレスがスタックＲＡＭ１０ から読み出される。また、スタックＲＡＭ１０に記憶されたプログラムアドレス の退避先のアドレスの指定は、アドレスカウント手段としてのインクリメント回 路４１によって行われ、このときプログラムアドレスの書込み時と読み出し時で はアドレス歩進が逆転して行われる。

【００８１】 したがって、いわゆるスタックポインタとなるインクリメント回路４１のアド レス歩進動作はプログラムカウンタ８を用いて行う必要がなく、アドレスカウン ト手段（インクリメント回路４１）の値をプログラムカウンタ８に転送する等の 処理（従来、必要であった処理）が不要となって、処理が簡単になり、コール命 令、リターン命令によるスタック動作を高速化することができる。

【００８２】 また、インクリメント回路４１も独立に設けられているから、プログラムアド レスの一時退避、復帰に際して必要な処理が簡単になり、この面からもスタック 動作を高速化することができる。 さらに、例えばコール命令のとき、プログラムカウンタの現アドレス値を退避 させるために、他の用途にも使用されている演算用のＲＡＭの特定領域に、この 現アドレス値を退避させ、しかもその退避先のアドレスをスタックポインタとい うレジスタに記憶させるというような従来の処理プロセスが必要ないので、演算 の場合との処理の区別等でコール命令のときの退避処理が複雑になることがなく 、この面からも高速で処理を実行することができる。これは、リターン命令時に ついても同様である。

【００８３】 なお、本考案の範囲内で種々の変形が可能である。例えば、アドレスカウンタ 手段としてインクリメント回路を用いたが、これに限らず、他の回路で構成して もよい。

【００８４】

【考案の効果】

本考案によれば、サブルーチンコール命令、リターン命令によるスタック動作 （プログラムアドレスの一時退避、復帰）の処理において、アドレスカウンタの 値をプログラムカウンタに転送する等の処理の必要をなくすることができ、動作 が簡単になって、これらの処理を高速に行うことができる。

【００８５】 また、いままでアドレスの退避先の指定や歩進動作を行うためにプログラムカ ウンタを用いていたものを、アドレスカウンタ手段を独立に設けるようにしたの で、プログラムアドレスの一時退避、復帰に際して従来のようにプログラムカウ ンタに転送するような処理が必要なくなって処理が簡単になり、この面からもス タック動作を高速化することができる。 さらに、退避アドレス記憶手段が独立に設けられているから、他の処理と兼用 されているメモリに退避アドレスをいちいち記憶させるような複雑な処理が必要 なく、この面からも高速で処理を実行することが可能になる。

【図面の簡単な説明】

【図１】本考案の中央演算処理装置の一実施例の構成を
示すブロック図である。

【図２】同実施例のプログラムカウンタの構成図であ
る。

【図３】同実施例のスタック回路の構成の一部を示す図
である。

【図４】同実施例のサブルーチンコール命令時の動作の
一部を示すタイミングチャートである。

【図５】同実施例のサブルーチンコール命令時の動作の
一部を示すタイミングチャートである。

【図６】同実施例のリターン命令時の動作の一部を示す
タイミングチャートである。

【図７】同実施例のリターン命令時の動作の一部を示す
タイミングチャートである。

【図８】同実施例のオペコートおよびオペランドの形態
を示す図である。

【符号の説明】

１ ＣＰＵ ２ プログラムＲＯＭ（プログラム記憶手段） ３ インストラクションデコーダ（命令解読手段） ４ タイミング信号発生回路 ５ アドレス制御回路（演算データアドレッシング手
段） ６ 演算用ＲＡＭ（演算データ記憶手段） ７ ＡＬＵ（演算手段） ８ プログラムカウンタ（アドレッシング手段） ９ スタック（ＳＴＡＣＫ）回路（スタック手段） １０ スタックＲＡＭ（退避アドレス記憶手段） １１ インタラプト回路 １２ データバス ２１ インクリメント回路 ２２〜２６、４２ ラッチ回路 ２７ セレクタ ２８〜３１ トランスミッションゲート ３２、４８、４９ インバータ ４１ インクリメント回路（アドレスカウント手段） ４３ オアゲート ４４、４５ ノアゲート ４６、４７ アンドゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数の命令からなる所定のプログラムを
   記憶するプログラム記憶手段と、 このプログラム記憶手段をアドレッシングして記憶され
   た命令を順次読み出すためのプログラムアドレスを出力
   するアドレッシング手段と、 演算用データを書込み読み出し可能な演算データ記憶手
   段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペコードを解読する命令解読手段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペランドを用いて前記演算データ記憶手段をアドレッ
   シングして演算用データを書込み又は読み出しする演算
   データアドレッシング手段と、 前記命令解読手段の出力に従って前記演算データ記憶手
   段に対する演算を実行する演算手段と、 前記プログラム記憶手段から読み出された命令がサブル
   ーチンコールのとき、あるいはリターンのとき、前記プ
   ログラムアドレスを一時的に退避あるいは復帰させるた
   めの制御を行うスタック手段と、 を備えた中央演算処理装置において、 前記サブルーチンコール命令のとき、前記スタック手段
   により一時的に退避された前記プログラムアドレスを記
   憶するとともに、リターン命令のとき、退避させた前記
   プログラムアドレスが読み出される退避アドレス記憶手
   段と、 該退避アドレス記憶手段に記憶されたプログラムアドレ
   スの退避先のアドレスを指定するとともに、このプログ
   ラムアドレスの書込み時と読み出し時のアドレス歩進を
   前記サブルーチンコール命令とリターン命令のときとで
   逆転させるアドレスカウント手段と、 を備えたことを特徴とする中央演算処理装置。