JPH0877244A - 端子情報編集装置及び端子情報編集方法 - Google Patents
端子情報編集装置及び端子情報編集方法Info
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- JPH0877244A JPH0877244A JP7166735A JP16673595A JPH0877244A JP H0877244 A JPH0877244 A JP H0877244A JP 7166735 A JP7166735 A JP 7166735A JP 16673595 A JP16673595 A JP 16673595A JP H0877244 A JPH0877244 A JP H0877244A
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Abstract
(57)【要約】
【課題】 論理回路の設計工程における端子情報の編集
操作において、入力ミスを無くし工数のかからない端子
情報編集装置及び端子情報編集方法を提供する。 【解決手段】 論理回路の設計工程にて作成される設計
情報から端子に関する端子情報を抽出する抽出手段１ｃ
と、抽出された上記端子情報の編集を行う編集手段１ｄ
とを備えた。
操作において、入力ミスを無くし工数のかからない端子
情報編集装置及び端子情報編集方法を提供する。 【解決手段】 論理回路の設計工程にて作成される設計
情報から端子に関する端子情報を抽出する抽出手段１ｃ
と、抽出された上記端子情報の編集を行う編集手段１ｄ
とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路）およびＰＣＢ（プリント回路基板）設計におい
て、外部端子情報を編集することができる端子情報編集
装置及び端子情報編集方法に関する。
積回路）およびＰＣＢ（プリント回路基板）設計におい
て、外部端子情報を編集することができる端子情報編集
装置及び端子情報編集方法に関する。
【０００２】
【発明が解決しようとする課題】ＬＳＩ等は、概略以下
のような設計工程を経る。即ち、そのＬＳＩの仕様に基
づき論理回路図を作成し該論理回路図からネットリスト
を作成し該ネットリストに基づき上記論理回路図に示さ
れるＬＳＩが所望の動作をするか否かをシミュレートす
るためのテストパターンを作成する。そしてシミュレー
ションが良好である場合にはレイアウト設計を行う。例
えばチップの検査の際、チップの各パッドをＬＳＩ試験
装置のどのチャンネルに接続すればよいかを判断するた
めに、上述した端子情報のデータベースを使用すること
ができ、又、チップがパッケージに樹脂封止された後、
製品検査の際、各リード端子をいずれのソケットに挿入
すればよいかを判断するためにも上述した端子情報のデ
ータベースがあれば検査を行うのに便利である。又、従
来、パッケージ論理回路設計時の提出用図面としての、
パッケージのコネクタピンの接続情報を集めたパッケー
ジ端子表の作成編集は設計者が筆記用具を使用し行って
いたが、この点を解決すべくパッケージ端子表データ作
成装置が提案されている。ところが、従来の論理回路設
計やパッケージ端子表データの作成においては、上述し
た端子情報や接続情報を編集する際、端子名およびその
他の情報を端子情報編集装置（エディタ）等を使用し操
作者が入力する操作を行っていた。
のような設計工程を経る。即ち、そのＬＳＩの仕様に基
づき論理回路図を作成し該論理回路図からネットリスト
を作成し該ネットリストに基づき上記論理回路図に示さ
れるＬＳＩが所望の動作をするか否かをシミュレートす
るためのテストパターンを作成する。そしてシミュレー
ションが良好である場合にはレイアウト設計を行う。例
えばチップの検査の際、チップの各パッドをＬＳＩ試験
装置のどのチャンネルに接続すればよいかを判断するた
めに、上述した端子情報のデータベースを使用すること
ができ、又、チップがパッケージに樹脂封止された後、
製品検査の際、各リード端子をいずれのソケットに挿入
すればよいかを判断するためにも上述した端子情報のデ
ータベースがあれば検査を行うのに便利である。又、従
来、パッケージ論理回路設計時の提出用図面としての、
パッケージのコネクタピンの接続情報を集めたパッケー
ジ端子表の作成編集は設計者が筆記用具を使用し行って
いたが、この点を解決すべくパッケージ端子表データ作
成装置が提案されている。ところが、従来の論理回路設
計やパッケージ端子表データの作成においては、上述し
た端子情報や接続情報を編集する際、端子名およびその
他の情報を端子情報編集装置（エディタ）等を使用し操
作者が入力する操作を行っていた。
【０００３】したがって、端子情報を編集する際、既に
設計した、ネットリスト、スケマティック及びＨＤＬを
含む設計データに外部端子に関する、外部端子名、入出
力の方向、Ｉ／Ｏセル名およびバス情報等の情報がある
にもかかわらず、端子名およびその他の情報を上記端子
情報編集装置等にて再び初めから入力し端子情報の編集
をしていたので、入力ミスが発生したり上記編集に工数
を要するという問題点があった。又、上述の従来の端子
情報編集装置では、端子情報を表示する順番は固定され
ており、上記順番や表示する端子情報の選択を作業者が
行うことはできず、又、端子情報を編集する際、パッケ
ージは画面に表示されないため別途ドキュメント等を参
照しながら端子位置を確認する必要があった。さらに
又、論理回路設計において、テストパターンを作成する
際、外部端子に関する情報、即ち、外部端子名、入出力
の方向、およびバス情報等をその都度、波形編集装置へ
入力していたので、入力ミスが発生したり、工数がかか
っていた。又、論理回路設計において、自動配置配線す
る際、外部端子に関する情報、即ち、外部端子名、入出
力の方向、Ｉ／Ｏセル名等及び端子位置、その他必要な
情報をエディタ等で作成するか、若しくは自動配置配線
ソフトウェア上で端子のみを手作業で任意の位置に配置
していたので、入力ミスが発生したり工数がかかってい
た。又、従来では、作成した論理回路設計データやパッ
ケージ端子表データ等は、視覚によって確認していたの
でミスが発生したり、工数がかかっていた。本発明はこ
のような問題点を解決するためになされたもので、入力
ミスを無くし、又、工数のかからない端子情報編集装置
及び端子情報編集方法を提供することを目的とする。
設計した、ネットリスト、スケマティック及びＨＤＬを
含む設計データに外部端子に関する、外部端子名、入出
力の方向、Ｉ／Ｏセル名およびバス情報等の情報がある
にもかかわらず、端子名およびその他の情報を上記端子
情報編集装置等にて再び初めから入力し端子情報の編集
をしていたので、入力ミスが発生したり上記編集に工数
を要するという問題点があった。又、上述の従来の端子
情報編集装置では、端子情報を表示する順番は固定され
ており、上記順番や表示する端子情報の選択を作業者が
行うことはできず、又、端子情報を編集する際、パッケ
ージは画面に表示されないため別途ドキュメント等を参
照しながら端子位置を確認する必要があった。さらに
又、論理回路設計において、テストパターンを作成する
際、外部端子に関する情報、即ち、外部端子名、入出力
の方向、およびバス情報等をその都度、波形編集装置へ
入力していたので、入力ミスが発生したり、工数がかか
っていた。又、論理回路設計において、自動配置配線す
る際、外部端子に関する情報、即ち、外部端子名、入出
力の方向、Ｉ／Ｏセル名等及び端子位置、その他必要な
情報をエディタ等で作成するか、若しくは自動配置配線
ソフトウェア上で端子のみを手作業で任意の位置に配置
していたので、入力ミスが発生したり工数がかかってい
た。又、従来では、作成した論理回路設計データやパッ
ケージ端子表データ等は、視覚によって確認していたの
でミスが発生したり、工数がかかっていた。本発明はこ
のような問題点を解決するためになされたもので、入力
ミスを無くし、又、工数のかからない端子情報編集装置
及び端子情報編集方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明の端子情報編集装
置は、論理回路の設計工程にて作成されるネットリス
ト、スケマティック及びＨＤＬを含む設計データから外
部端子に関する情報を抽出する第１抽出手段と、抽出さ
れた上記外部端子に関する情報の編集を行う第１編集手
段とを備えたことを特徴とする。
置は、論理回路の設計工程にて作成されるネットリス
ト、スケマティック及びＨＤＬを含む設計データから外
部端子に関する情報を抽出する第１抽出手段と、抽出さ
れた上記外部端子に関する情報の編集を行う第１編集手
段とを備えたことを特徴とする。
【０００５】このように構成することで、第１抽出手段
は設計データから外部端子に関する情報を抽出し、第１
編集手段は上記抽出された外部端子に関する情報を編集
することから、第１抽出手段及び第１編集手段は、外部
端子に関する情報が自動的に編集され入力ミスの発生を
防ぎ端子情報の作成に工数を要しないように作用する。
は設計データから外部端子に関する情報を抽出し、第１
編集手段は上記抽出された外部端子に関する情報を編集
することから、第１抽出手段及び第１編集手段は、外部
端子に関する情報が自動的に編集され入力ミスの発生を
防ぎ端子情報の作成に工数を要しないように作用する。
【０００６】又、本発明の端子情報編集装置は、上記第
１抽出手段にて抽出された上記外部端子に関する情報又
は上記第２抽出手段にて抽出された上記各Ｉ／Ｏセルの
各端子に必要な情報が供給され供給された上記外部端子
に関する情報又は上記各Ｉ／Ｏセルの各端子に必要な情
報を波形編集装置又は自動配置配線装置が読み込めるフ
ォーマットにて波形情報又は配置配線情報として作成し
送出する第３編集手段を備えることもできる。
１抽出手段にて抽出された上記外部端子に関する情報又
は上記第２抽出手段にて抽出された上記各Ｉ／Ｏセルの
各端子に必要な情報が供給され供給された上記外部端子
に関する情報又は上記各Ｉ／Ｏセルの各端子に必要な情
報を波形編集装置又は自動配置配線装置が読み込めるフ
ォーマットにて波形情報又は配置配線情報として作成し
送出する第３編集手段を備えることもできる。
【０００７】又、本発明の端子情報編集装置は、上記第
１抽出手段にて抽出された上記外部端子に関する情報又
は上記第２抽出手段にて抽出された上記各Ｉ／Ｏセルの
各端子に必要な情報が供給され供給された上記外部端子
に関する情報と、上記設計データ、上記テストパターン
との矛盾の有無、又は上記各Ｉ／Ｏセルの各端子に必要
な情報と、Ｉ／Ｏセルに関する情報を記述したライブラ
リとの矛盾の有無を検証する検証手段を備えることもで
きる。
１抽出手段にて抽出された上記外部端子に関する情報又
は上記第２抽出手段にて抽出された上記各Ｉ／Ｏセルの
各端子に必要な情報が供給され供給された上記外部端子
に関する情報と、上記設計データ、上記テストパターン
との矛盾の有無、又は上記各Ｉ／Ｏセルの各端子に必要
な情報と、Ｉ／Ｏセルに関する情報を記述したライブラ
リとの矛盾の有無を検証する検証手段を備えることもで
きる。
【０００８】また、本発明の端子情報編集方法は、論理
回路の設計工程にて作成されるネットリスト、スケマテ
ィック及びＨＤＬを含む設計データから外部端子に関す
る情報を抽出する第１抽出工程と、抽出された上記外部
端子に関する情報の編集を行う第１編集工程とを備えた
ことを特徴とする。
回路の設計工程にて作成されるネットリスト、スケマテ
ィック及びＨＤＬを含む設計データから外部端子に関す
る情報を抽出する第１抽出工程と、抽出された上記外部
端子に関する情報の編集を行う第１編集工程とを備えた
ことを特徴とする。
【０００９】
第１実施形態；本発明の第１実施形態である端子情報編
集装置及び端子情報編集方法を図を参照しながら以下に
説明する。尚、本実施形態における端子情報編集装置の
動作にて本発明の端子情報編集方法の一実施形態が実行
されるものである。本実施形態における端子情報編集装
置は図１に示すように、制御装置１、入力装置２、表示
装置３及び記憶装置４を備えている。制御装置１には、
当該端子情報編集装置の動作制御プログラムとその制御
プログラムを実行するために必要なデータとを格納する
ＲＯＭ（リードオンリーメモリ）１ａ、ワークエリアと
して仕様されるＲＡＭ（ランダムアクセスメモリ）１
ｂ、記憶装置４に記憶される後述の例えば設計データ等
から例えば外部端子に関する情報を抽出する抽出手段１
ｃ及び抽出手段１ｃにて抽出された例えば外部端子に関
する情報を編集する編集手段１ｄを備えている。尚、抽
出手段１ｃには、第１抽出手段１ｃ−１及び第２抽出手
段１ｃ−２を備え、編集手段１ｄには第１編集手段１ｄ
−１及び第２編集手段１ｄ−２を備える。又、上記外部
端子に関する情報とは、上述したように、外部端子名、
入出力の方向、Ｉ／Ｏセル名およびバス情報等の情報を
いう。
集装置及び端子情報編集方法を図を参照しながら以下に
説明する。尚、本実施形態における端子情報編集装置の
動作にて本発明の端子情報編集方法の一実施形態が実行
されるものである。本実施形態における端子情報編集装
置は図１に示すように、制御装置１、入力装置２、表示
装置３及び記憶装置４を備えている。制御装置１には、
当該端子情報編集装置の動作制御プログラムとその制御
プログラムを実行するために必要なデータとを格納する
ＲＯＭ（リードオンリーメモリ）１ａ、ワークエリアと
して仕様されるＲＡＭ（ランダムアクセスメモリ）１
ｂ、記憶装置４に記憶される後述の例えば設計データ等
から例えば外部端子に関する情報を抽出する抽出手段１
ｃ及び抽出手段１ｃにて抽出された例えば外部端子に関
する情報を編集する編集手段１ｄを備えている。尚、抽
出手段１ｃには、第１抽出手段１ｃ−１及び第２抽出手
段１ｃ−２を備え、編集手段１ｄには第１編集手段１ｄ
−１及び第２編集手段１ｄ−２を備える。又、上記外部
端子に関する情報とは、上述したように、外部端子名、
入出力の方向、Ｉ／Ｏセル名およびバス情報等の情報を
いう。
【００１０】表示装置３は、制御プログラムの実行途中
の経過及び実行結果を表示する例えばＣＲＴディスプレ
イである。入力装置２は、キーボードやマウスからな
り、表示装置３に表示された表示内容の指定や表示内容
への追記のために使用される。記憶装置４は、例えばハ
ードディスクからなり、上述したように論理回路の設計
を行う各工程において得られる設計情報である、ネット
リスト、スケマティック及びＨＤＬを含む設計データ、
テストパターン及び予め作成されたＩ／Ｏセルに関する
各情報を格納する。さらにまた記憶装置４は、上記制御
装置１にて抽出された例えば外部端子に関する情報等も
格納する。尚、上記設計データとは、図３に示すような
論理回路図情報、該論理回路図情報から作成されるネッ
トリスト情報、スケマティック及びＨＤＬ情報を含む情
報をいう。又、上記Ｉ／Ｏセルに関する情報とは、図８
に示すようにＩ／Ｏセルに付した名前，番号や、Ｉ／Ｏ
セルが出力する信号のレベル即ちＨ（ハイ）レベル若し
くはＬ（ロー）レベル等の情報が該当する。これらの制
御装置１、入力装置２、表示装置３及び記憶装置４は互
いにバス５を介して接続される。
の経過及び実行結果を表示する例えばＣＲＴディスプレ
イである。入力装置２は、キーボードやマウスからな
り、表示装置３に表示された表示内容の指定や表示内容
への追記のために使用される。記憶装置４は、例えばハ
ードディスクからなり、上述したように論理回路の設計
を行う各工程において得られる設計情報である、ネット
リスト、スケマティック及びＨＤＬを含む設計データ、
テストパターン及び予め作成されたＩ／Ｏセルに関する
各情報を格納する。さらにまた記憶装置４は、上記制御
装置１にて抽出された例えば外部端子に関する情報等も
格納する。尚、上記設計データとは、図３に示すような
論理回路図情報、該論理回路図情報から作成されるネッ
トリスト情報、スケマティック及びＨＤＬ情報を含む情
報をいう。又、上記Ｉ／Ｏセルに関する情報とは、図８
に示すようにＩ／Ｏセルに付した名前，番号や、Ｉ／Ｏ
セルが出力する信号のレベル即ちＨ（ハイ）レベル若し
くはＬ（ロー）レベル等の情報が該当する。これらの制
御装置１、入力装置２、表示装置３及び記憶装置４は互
いにバス５を介して接続される。
【００１１】このように構成される端子情報編集装置の
動作について以下に説明する。上述したように記憶装置
４には、論理回路の各設計工程において作成される上記
設計データ及びテストパターンやＩ／Ｏセルに関する情
報が予め格納されているものとする。図２に示すステッ
プ（図ではＳにて示す）１にて、当該端子情報編集装置
を起動する。ステップ２では、制御装置１によって記憶
装置４に格納されている設計データ等の各情報が記憶装
置４から読み出される。尚、ステップ２にはステップ２
１，２２，２３が含まれ、記憶装置４から、ステップ２
１では設計データが読み出され、ステップ２２ではテス
トパターンが読み出され、ステップ２３ではＩ／Ｏセル
に関する情報が読み出される。
動作について以下に説明する。上述したように記憶装置
４には、論理回路の各設計工程において作成される上記
設計データ及びテストパターンやＩ／Ｏセルに関する情
報が予め格納されているものとする。図２に示すステッ
プ（図ではＳにて示す）１にて、当該端子情報編集装置
を起動する。ステップ２では、制御装置１によって記憶
装置４に格納されている設計データ等の各情報が記憶装
置４から読み出される。尚、ステップ２にはステップ２
１，２２，２３が含まれ、記憶装置４から、ステップ２
１では設計データが読み出され、ステップ２２ではテス
トパターンが読み出され、ステップ２３ではＩ／Ｏセル
に関する情報が読み出される。
【００１２】ステップ３では、制御装置１は、ステップ
２にて読み込んだ各情報から端子に関する必要な情報で
ある端子情報を抽出する。尚、ステップ３にはステップ
３１，３２，３３が含まれ、ステップ３１では抽出手段
１ｃの第１抽出手段１ｃ−１によりステップ２１にて読
み込んだ設計データから外部端子に関する情報が抽出さ
れ、ステップ３２ではステップ２２にて読み込んだテス
トパターンから上記第１抽出手段１ｃ−１により外部端
子に関する情報が抽出され、ステップ３３ではステップ
２３にて読み込んだＩ／Ｏセルに関する情報からＩ／Ｏ
セルの各端子に必要な情報が抽出される。尚、上述した
外部端子に関する情報とは、外部端子名、その外部端子
における信号の入出力の方向、Ｉ／Ｏセル名、バス情報
等をいう。尚、上記第１抽出手段１ｃ−１によりステッ
プ３１，３２ではＩ／Ｏセル名を抽出することもできる
ので、ステップ３１，３２にて抽出したＩ／Ｏセル名情
報をＩ／Ｏセルに関する情報としてステップ３３にて利
用することができる。この場合ステップ３３にてＩ／Ｏ
セル名に基づき端子に必要な情報を抽出するのは第２抽
出手段１ｃ−２が実行する。
２にて読み込んだ各情報から端子に関する必要な情報で
ある端子情報を抽出する。尚、ステップ３にはステップ
３１，３２，３３が含まれ、ステップ３１では抽出手段
１ｃの第１抽出手段１ｃ−１によりステップ２１にて読
み込んだ設計データから外部端子に関する情報が抽出さ
れ、ステップ３２ではステップ２２にて読み込んだテス
トパターンから上記第１抽出手段１ｃ−１により外部端
子に関する情報が抽出され、ステップ３３ではステップ
２３にて読み込んだＩ／Ｏセルに関する情報からＩ／Ｏ
セルの各端子に必要な情報が抽出される。尚、上述した
外部端子に関する情報とは、外部端子名、その外部端子
における信号の入出力の方向、Ｉ／Ｏセル名、バス情報
等をいう。尚、上記第１抽出手段１ｃ−１によりステッ
プ３１，３２ではＩ／Ｏセル名を抽出することもできる
ので、ステップ３１，３２にて抽出したＩ／Ｏセル名情
報をＩ／Ｏセルに関する情報としてステップ３３にて利
用することができる。この場合ステップ３３にてＩ／Ｏ
セル名に基づき端子に必要な情報を抽出するのは第２抽
出手段１ｃ−２が実行する。
【００１３】ステップ４では、制御装置１にて、例えば
ステップ３１にて抽出された外部端子に関する情報に対
して、編集手段１ｄの第１編集手段１ｄ−１を使用し操
作者によって入力されたパッケージのピン番号やパッド
番号が編集されその結果はバス５を介して表示装置３の
表示画面に可視的に表示される。上記表示画面には、初
期画面として図４に示すような内容が表示され、例えば
ステップ３１にて抽出された外部端子に関する情報につ
いて、図５に示すように各端子の名前、Ｉ／Ｏの方向、
Ｉ／Ｏセル名等が表示され、ステップ４にて第１編集手
段１ｄ−１を使用し、操作者によって入力されたパッケ
ージのピン番号やパッド番号が編集される。同様に、ス
テップ３２にて抽出された外部端子に関する情報につい
て、図６に示すように各端子の名前、Ｉ／Ｏの方向、バ
ス名等が表示され、ステップ４にて第１編集手段１ｄ−
１を使用し、操作者によって入力されたパッケージのピ
ン番号やパッド番号が編集される。同様にステップ３３
にて抽出されたＩ／Ｏセルに関する情報について、図７
に示すように各端子の名前、Ｉ／Ｏの方向、Ｉ／Ｏセル
名の他にさらに各Ｉ／Ｏセルが有する情報をも表示さ
れ、ステップ４にて編集手段１ｄの第２編集手段１ｄ−
２を使用し、操作者によって入力されたパッケージのピ
ン番号やパッド番号が編集される。このようにステップ
４にて編集されたそれぞれの端子情報は、ステップ５に
て制御装置１により記憶装置４へ格納される。尚、図４
ないし図７に示す表示内容は一例であり、これらに限ら
れるものではない。
ステップ３１にて抽出された外部端子に関する情報に対
して、編集手段１ｄの第１編集手段１ｄ−１を使用し操
作者によって入力されたパッケージのピン番号やパッド
番号が編集されその結果はバス５を介して表示装置３の
表示画面に可視的に表示される。上記表示画面には、初
期画面として図４に示すような内容が表示され、例えば
ステップ３１にて抽出された外部端子に関する情報につ
いて、図５に示すように各端子の名前、Ｉ／Ｏの方向、
Ｉ／Ｏセル名等が表示され、ステップ４にて第１編集手
段１ｄ−１を使用し、操作者によって入力されたパッケ
ージのピン番号やパッド番号が編集される。同様に、ス
テップ３２にて抽出された外部端子に関する情報につい
て、図６に示すように各端子の名前、Ｉ／Ｏの方向、バ
ス名等が表示され、ステップ４にて第１編集手段１ｄ−
１を使用し、操作者によって入力されたパッケージのピ
ン番号やパッド番号が編集される。同様にステップ３３
にて抽出されたＩ／Ｏセルに関する情報について、図７
に示すように各端子の名前、Ｉ／Ｏの方向、Ｉ／Ｏセル
名の他にさらに各Ｉ／Ｏセルが有する情報をも表示さ
れ、ステップ４にて編集手段１ｄの第２編集手段１ｄ−
２を使用し、操作者によって入力されたパッケージのピ
ン番号やパッド番号が編集される。このようにステップ
４にて編集されたそれぞれの端子情報は、ステップ５に
て制御装置１により記憶装置４へ格納される。尚、図４
ないし図７に示す表示内容は一例であり、これらに限ら
れるものではない。
【００１４】又、上記第１編集手段１ｄ−１は、図４に
示す初期画面における、例えば「情報１」、「情報
２」、… の配置を並べ替えることもできる。このよう
な並べ替えを行うには、図９に示すように表示される別
画面にて、作業者の指示により、例えば「情報１」、
「情報２」、… のラベル１０を「情報５」、「情報
４」、… のように並び替えることで実行される。これ
に従い、例えば図１０に示すように、「情報１」の欄に
各端子名毎に表示された情報「１６」、「１７」、…
は、上記並び替えによって図１１に示すように並び替え
られる。さらに又、上記第１編集手段１ｄ−１は、上記
初期画面におけるラベルである、例えば「情報１」、
「情報２」、… のラベル１０のみを表示することもで
きる。このような選択表示を行うには、図１２に示すよ
うに表示される別画面にて作業者は表示したいラベル１
０を選択することで実行される。即ち、図１２に示す例
えば「設定２」を作業者が選択した場合には、表示画面
に表示されるラベル１０は、図１３に示すように「情報
１」、「情報３」、「情報５」、「情報Ｎ」のみとな
る。尚、上述した「並び替え」及び「選択」の動作で
は、上記別画面にてラベルの配置変更や選択を行った
が、これに限らず表示画面上のラベルを直接に並び替え
たり、選択したりするようにしてもよい。又、上記第１
編集手段１ｄ−１は、上記「並び替え」及び「選択」の
両方の動作を組み合わすこともできる。又、これらの編
集が行われた情報は、制御装置１により記憶装置４へ表
示情報４ｅとして格納でき、次回に当該編集装置を起動
したときにもこれらの設定を使用することができる。
示す初期画面における、例えば「情報１」、「情報
２」、… の配置を並べ替えることもできる。このよう
な並べ替えを行うには、図９に示すように表示される別
画面にて、作業者の指示により、例えば「情報１」、
「情報２」、… のラベル１０を「情報５」、「情報
４」、… のように並び替えることで実行される。これ
に従い、例えば図１０に示すように、「情報１」の欄に
各端子名毎に表示された情報「１６」、「１７」、…
は、上記並び替えによって図１１に示すように並び替え
られる。さらに又、上記第１編集手段１ｄ−１は、上記
初期画面におけるラベルである、例えば「情報１」、
「情報２」、… のラベル１０のみを表示することもで
きる。このような選択表示を行うには、図１２に示すよ
うに表示される別画面にて作業者は表示したいラベル１
０を選択することで実行される。即ち、図１２に示す例
えば「設定２」を作業者が選択した場合には、表示画面
に表示されるラベル１０は、図１３に示すように「情報
１」、「情報３」、「情報５」、「情報Ｎ」のみとな
る。尚、上述した「並び替え」及び「選択」の動作で
は、上記別画面にてラベルの配置変更や選択を行った
が、これに限らず表示画面上のラベルを直接に並び替え
たり、選択したりするようにしてもよい。又、上記第１
編集手段１ｄ−１は、上記「並び替え」及び「選択」の
両方の動作を組み合わすこともできる。又、これらの編
集が行われた情報は、制御装置１により記憶装置４へ表
示情報４ｅとして格納でき、次回に当該編集装置を起動
したときにもこれらの設定を使用することができる。
【００１５】さらに又、制御装置１は、記憶装置４内の
パッケージ図形情報を読み込み図１４に示すようなパッ
ケージ１１の絵、パッケージの端子名、パッケージの端
子番号を表示することもできる。又、上記パッケージ１
１の図には、作業者が上述の編集装置を使用して設定し
た端子名や、パッケージの端子番号も表示される。さら
に、当該編集装置は、作業者がパッケージの端子名や、
パッケージの端子番号や設定済みの端子名を指定するこ
とによって、指定されたパッケージの端子位置をハイラ
イト表示させる等によって、作業者が指定した端子を見
付け易いように表示することもできる。図１４は、パッ
ケージの端子名として「Ｄ４」若しくはパッケージの端
子番号として「１９」若しくは端子名として「ＩＮ４」
を指定することによってパッケージの端子位置がハイラ
イト表示された状態を示している。又、図４から図７に
示すような画面にて設定済みの端子名、端子番号にて特
定される端子を選択することによっても、上述のパッケ
ージ図に表示される端子をハイライト表示することがで
きる。
パッケージ図形情報を読み込み図１４に示すようなパッ
ケージ１１の絵、パッケージの端子名、パッケージの端
子番号を表示することもできる。又、上記パッケージ１
１の図には、作業者が上述の編集装置を使用して設定し
た端子名や、パッケージの端子番号も表示される。さら
に、当該編集装置は、作業者がパッケージの端子名や、
パッケージの端子番号や設定済みの端子名を指定するこ
とによって、指定されたパッケージの端子位置をハイラ
イト表示させる等によって、作業者が指定した端子を見
付け易いように表示することもできる。図１４は、パッ
ケージの端子名として「Ｄ４」若しくはパッケージの端
子番号として「１９」若しくは端子名として「ＩＮ４」
を指定することによってパッケージの端子位置がハイラ
イト表示された状態を示している。又、図４から図７に
示すような画面にて設定済みの端子名、端子番号にて特
定される端子を選択することによっても、上述のパッケ
ージ図に表示される端子をハイライト表示することがで
きる。
【００１６】本実施形態の端子情報編集装置によれば、
端子情報を編集する際、論理回路の設計工程において既
に設計した設計データやテストパターンから外部端子
名、入出力の方向、Ｉ／Ｏセル名およびバス情報等の端
子に関する情報である端子情報を抽出し、抽出した端子
情報を編集し表示するようにしたので、入力ミスを防ぐ
ことができ論理回路の設計効率を向上させることができ
る。
端子情報を編集する際、論理回路の設計工程において既
に設計した設計データやテストパターンから外部端子
名、入出力の方向、Ｉ／Ｏセル名およびバス情報等の端
子に関する情報である端子情報を抽出し、抽出した端子
情報を編集し表示するようにしたので、入力ミスを防ぐ
ことができ論理回路の設計効率を向上させることができ
る。
【００１７】又、記憶装置４に編集後の端子情報を記憶
しているので、例えば、チップがパッケージに樹脂封止
された後、製品検査の際、各リード端子をいずれのソケ
ットに挿入すればよいかの判断が容易に行え検査効率を
向上させることもできる。
しているので、例えば、チップがパッケージに樹脂封止
された後、製品検査の際、各リード端子をいずれのソケ
ットに挿入すればよいかの判断が容易に行え検査効率を
向上させることもできる。
【００１８】又、回路設計において、端子情報を編集、
表示する際、端子の情報を表示する順番を参照しやすい
順番に並べ替えたり、指定情報のみを表示するようにし
たので、同一回路を複数の工程あるいは、複数人で使用
する際、必要な情報を各工程もしくは、使用する人によ
って自由に設定することができ回路設計の開発効率を向
上させることができる。又、パッケージ図形情報及び該
パッケージにおける端子名等をも画面表示し、さらに指
定した端子の表示方法を変更するようにしたので、パッ
ケージのドキュメントなどを参照する必要がなくなり開
発効率を向上させることができる。
表示する際、端子の情報を表示する順番を参照しやすい
順番に並べ替えたり、指定情報のみを表示するようにし
たので、同一回路を複数の工程あるいは、複数人で使用
する際、必要な情報を各工程もしくは、使用する人によ
って自由に設定することができ回路設計の開発効率を向
上させることができる。又、パッケージ図形情報及び該
パッケージにおける端子名等をも画面表示し、さらに指
定した端子の表示方法を変更するようにしたので、パッ
ケージのドキュメントなどを参照する必要がなくなり開
発効率を向上させることができる。
【００１９】第２実施形態；本発明の第２実施形態であ
る端子情報編集装置及び端子情報編集方法を図を参照し
ながら以下に説明する。尚、本実施形態における端子情
報編集装置の動作にて本発明の端子情報編集方法の一実
施形態が実行されるものである。又、この第２実施形態
において、上述した第１実施形態にて使用した図に示さ
れる構成部分と同じ構成部分については同じ符号を付し
その説明を省略する。第２実施形態における端子情報編
集装置における制御装置２０には、第１実施形態におけ
る制御装置１に備わる構成部分に加えて、第３編集手段
２１及び検証手段２２が備わる。このように構成される
第２実施形態の端子情報編集装置の動作について以下に
説明する。
る端子情報編集装置及び端子情報編集方法を図を参照し
ながら以下に説明する。尚、本実施形態における端子情
報編集装置の動作にて本発明の端子情報編集方法の一実
施形態が実行されるものである。又、この第２実施形態
において、上述した第１実施形態にて使用した図に示さ
れる構成部分と同じ構成部分については同じ符号を付し
その説明を省略する。第２実施形態における端子情報編
集装置における制御装置２０には、第１実施形態におけ
る制御装置１に備わる構成部分に加えて、第３編集手段
２１及び検証手段２２が備わる。このように構成される
第２実施形態の端子情報編集装置の動作について以下に
説明する。
【００２０】第３編集手段２１の動作を図１６を参照し
以下に説明する。尚、図１６においてステップ１，２，
２１，２３，３、３１，３３は、図２に示す各ステップ
と同じであり、その説明を省略する。ステップ４１に
て、第３編集手段２１には、第１実施形態にて説明した
第１抽出手段１ｃ−１にて抽出された外部端子に関する
情報又は第１実施形態にて説明した第２抽出手段１ｃ−
２にて抽出された各Ｉ／Ｏセルの各端子に必要な情報が
供給される。ステップ４１にて、第３編集手段２１は、
供給された上記外部端子に関する情報又は上記各Ｉ／Ｏ
セルの各端子に必要な情報を、各種の波形編集装置又は
自動配置配線装置が読み込めるそれぞれのフォーマット
に変換して波形情報又は配置配線情報として作成し送出
する。第３編集手段２１の動作をより具体的に以下に説
明する。ＲＯＭ１ａには、第１実施形態にて説明したよ
うに、動作制御プログラムを記憶しているが、当該第２
実施形態においては上記動作制御プログラムでは、上記
外部端子に関する情報又は上記各Ｉ／Ｏセルの各端子に
必要な情報を、各種の波形編集装置又は自動配置配線装
置に対応したフォーマットに変換するためのプログラミ
ングがなされている。該プログラムをもとに、第３編集
手段２１は、作業者が指定する上記フォーマットに従い
該フォーマットに対応するように、第１抽出手段１ｃ−
１にて抽出された外部端子に関する情報又は第２抽出手
段１ｃ−２にて抽出された各Ｉ／Ｏセルの各端子に必要
な情報を変換する。又、上記外部端子に関する情報又は
上記各Ｉ／Ｏセルの各端子に必要な情報を波形編集装置
に供給する場合には、入力装置２を使用して各外部端子
毎に作業者が入力波形若しくは出力波形又は入出力波形
を入力する。そしてこれらの情報をもとに、第３編集手
段２１は、作業者が供給したある端子における波形と、
該端子における上記変換された情報との対応をとる編集
動作を行い、それぞれの上記フォーマットに変換された
情報が付された波形情報を各端子毎に出力する。又、上
記情報を自動配置配線装置に供給する場合には、第３編
集手段２１は、上記これらの情報に加えさらに例えばＬ
ＳＩのパッケージの端子番号（パッド番号）を編集した
後、端子名及び端子位置、その他必要な情報を自動配置
配線装置が読み込めるフォーマットにて配置配線情報と
して送出する。ステップ５１では、上記波形情報又は上
記配置配線情報が記憶装置４０に記憶される。
以下に説明する。尚、図１６においてステップ１，２，
２１，２３，３、３１，３３は、図２に示す各ステップ
と同じであり、その説明を省略する。ステップ４１に
て、第３編集手段２１には、第１実施形態にて説明した
第１抽出手段１ｃ−１にて抽出された外部端子に関する
情報又は第１実施形態にて説明した第２抽出手段１ｃ−
２にて抽出された各Ｉ／Ｏセルの各端子に必要な情報が
供給される。ステップ４１にて、第３編集手段２１は、
供給された上記外部端子に関する情報又は上記各Ｉ／Ｏ
セルの各端子に必要な情報を、各種の波形編集装置又は
自動配置配線装置が読み込めるそれぞれのフォーマット
に変換して波形情報又は配置配線情報として作成し送出
する。第３編集手段２１の動作をより具体的に以下に説
明する。ＲＯＭ１ａには、第１実施形態にて説明したよ
うに、動作制御プログラムを記憶しているが、当該第２
実施形態においては上記動作制御プログラムでは、上記
外部端子に関する情報又は上記各Ｉ／Ｏセルの各端子に
必要な情報を、各種の波形編集装置又は自動配置配線装
置に対応したフォーマットに変換するためのプログラミ
ングがなされている。該プログラムをもとに、第３編集
手段２１は、作業者が指定する上記フォーマットに従い
該フォーマットに対応するように、第１抽出手段１ｃ−
１にて抽出された外部端子に関する情報又は第２抽出手
段１ｃ−２にて抽出された各Ｉ／Ｏセルの各端子に必要
な情報を変換する。又、上記外部端子に関する情報又は
上記各Ｉ／Ｏセルの各端子に必要な情報を波形編集装置
に供給する場合には、入力装置２を使用して各外部端子
毎に作業者が入力波形若しくは出力波形又は入出力波形
を入力する。そしてこれらの情報をもとに、第３編集手
段２１は、作業者が供給したある端子における波形と、
該端子における上記変換された情報との対応をとる編集
動作を行い、それぞれの上記フォーマットに変換された
情報が付された波形情報を各端子毎に出力する。又、上
記情報を自動配置配線装置に供給する場合には、第３編
集手段２１は、上記これらの情報に加えさらに例えばＬ
ＳＩのパッケージの端子番号（パッド番号）を編集した
後、端子名及び端子位置、その他必要な情報を自動配置
配線装置が読み込めるフォーマットにて配置配線情報と
して送出する。ステップ５１では、上記波形情報又は上
記配置配線情報が記憶装置４０に記憶される。
【００２１】検証手段２２には、第１実施形態にて説明
した第１抽出手段１ｃ−１にて抽出された外部端子に関
する情報又は第１実施形態にて説明した第２抽出手段１
ｃ−２にて抽出された各Ｉ／Ｏセルの各端子に必要な情
報が供給される。検証手段２２は、供給された上記外部
端子に関する情報と、記憶装置４０に記憶されている設
計データ、テストパターンとが矛盾するか否か、又は上
記各Ｉ／Ｏセルの各端子に必要な情報と、Ｉ／Ｏセルに
関する情報を記述したライブラリとが矛盾するか否かを
検証する。検証手段２２の動作を図１７を参照し説明す
る。尚、図１７においてステップ１，２，２１，２２，
２３，３、３１，３２，３３は、図２に示す各ステップ
と同じであり、その説明を省略する。
した第１抽出手段１ｃ−１にて抽出された外部端子に関
する情報又は第１実施形態にて説明した第２抽出手段１
ｃ−２にて抽出された各Ｉ／Ｏセルの各端子に必要な情
報が供給される。検証手段２２は、供給された上記外部
端子に関する情報と、記憶装置４０に記憶されている設
計データ、テストパターンとが矛盾するか否か、又は上
記各Ｉ／Ｏセルの各端子に必要な情報と、Ｉ／Ｏセルに
関する情報を記述したライブラリとが矛盾するか否かを
検証する。検証手段２２の動作を図１７を参照し説明す
る。尚、図１７においてステップ１，２，２１，２２，
２３，３、３１，３２，３３は、図２に示す各ステップ
と同じであり、その説明を省略する。
【００２２】例えば検証手段２２が上記外部端子に関す
る情報と、上記設計データ、即ち回路図、ネットリス
ト、ＨＤＬとの検証を行う場合、ステップ４５にて外部
端子情報及び上記設計データが検証手段２２に供給され
る。具体的には、検証手段２２は、供給された外部端子
情報の端子名に対してＩ／Ｏの方向が一致するか、端子
名が双方向に過不足なく存在するか、又はバス情報が一
致する等のチェックを行う。例えば、図５に示す端子名
の「ＩＮ１」のＩＯの方向が “ＯＵＴ”になっていた
とすると、図３のスケマティックでは、「ＩＮ１」のＩ
Ｏ方向が “ＩＮ”になっているので矛盾することにな
る。又、図３又は図５のどちらか一方にのみ、ある端子
名が存在する場合にも矛盾が生じることになる。又、バ
ス情報が一致するか否かの検証においては、図３と図６
とに示される同じ端子がバスに属する際、属するバスが
同じか否かの検証をも行う。
る情報と、上記設計データ、即ち回路図、ネットリス
ト、ＨＤＬとの検証を行う場合、ステップ４５にて外部
端子情報及び上記設計データが検証手段２２に供給され
る。具体的には、検証手段２２は、供給された外部端子
情報の端子名に対してＩ／Ｏの方向が一致するか、端子
名が双方向に過不足なく存在するか、又はバス情報が一
致する等のチェックを行う。例えば、図５に示す端子名
の「ＩＮ１」のＩＯの方向が “ＯＵＴ”になっていた
とすると、図３のスケマティックでは、「ＩＮ１」のＩ
Ｏ方向が “ＩＮ”になっているので矛盾することにな
る。又、図３又は図５のどちらか一方にのみ、ある端子
名が存在する場合にも矛盾が生じることになる。又、バ
ス情報が一致するか否かの検証においては、図３と図６
とに示される同じ端子がバスに属する際、属するバスが
同じか否かの検証をも行う。
【００２３】又、検証手段２２が上記外部端子に関する
情報と、テストパターンとの検証を行う場合、ステップ
４５にて外部端子情報及びテストパターンが検証手段２
２に供給される。具体的には、検証手段２２は、端子名
に対してＩＯの方向が一致するか、端子名が双方向に過
不足なく存在するか、又はバス情報が一致するか等のチ
ェックを行う。例えば、図６に示す「ＩＮ１」のＩＯの
方向が、“ＯＵＴ”になっていたとする。しかし、テス
トパターンでは、「ＩＮ１」のＩＯの方向が、“ＩＮ”
になっているならば矛盾することになる。又、図６又は
テストパターンのどちらか一方にのみ、ある端子名が存
在する場合にも矛盾が生じることになる。又、バス情報
が一致するか否かの検証においては、図６とテストパタ
ーンとに示される同じ端子がバスに属する際、属するバ
スが同じか否かの検証をも行う。
情報と、テストパターンとの検証を行う場合、ステップ
４５にて外部端子情報及びテストパターンが検証手段２
２に供給される。具体的には、検証手段２２は、端子名
に対してＩＯの方向が一致するか、端子名が双方向に過
不足なく存在するか、又はバス情報が一致するか等のチ
ェックを行う。例えば、図６に示す「ＩＮ１」のＩＯの
方向が、“ＯＵＴ”になっていたとする。しかし、テス
トパターンでは、「ＩＮ１」のＩＯの方向が、“ＩＮ”
になっているならば矛盾することになる。又、図６又は
テストパターンのどちらか一方にのみ、ある端子名が存
在する場合にも矛盾が生じることになる。又、バス情報
が一致するか否かの検証においては、図６とテストパタ
ーンとに示される同じ端子がバスに属する際、属するバ
スが同じか否かの検証をも行う。
【００２４】又、検証手段２２が上記各Ｉ／Ｏセルの各
端子に必要な情報と、Ｉ／Ｏセルに関する情報を記述し
たライブラリとの検証を行う場合、ステップ４５にて各
Ｉ／Ｏセルの各端子に必要な情報及びＩ／Ｏセルに関す
る情報が検証手段２２に供給される。例えば、図７に示
される「ＩＮ１」における「情報１」が“ｔｙｐｅ１
Ｂ”になっていたとすると、図８のＩ／Ｏセルに関する
情報を記述したライブラリでは、「情報１」が“ｔｙｐ
ｅ１Ａ”になっているので矛盾することになる。このよ
うにして検証手段２２は、全ての端子に対して情報１か
ら情報Ｎまで検証する。ステップ４５にて検証手段２２
が行った上述の各種検証が終了した後、ステップ５５に
てそれらの検証結果が検証情報として記憶装置４０に記
憶される。
端子に必要な情報と、Ｉ／Ｏセルに関する情報を記述し
たライブラリとの検証を行う場合、ステップ４５にて各
Ｉ／Ｏセルの各端子に必要な情報及びＩ／Ｏセルに関す
る情報が検証手段２２に供給される。例えば、図７に示
される「ＩＮ１」における「情報１」が“ｔｙｐｅ１
Ｂ”になっていたとすると、図８のＩ／Ｏセルに関する
情報を記述したライブラリでは、「情報１」が“ｔｙｐ
ｅ１Ａ”になっているので矛盾することになる。このよ
うにして検証手段２２は、全ての端子に対して情報１か
ら情報Ｎまで検証する。ステップ４５にて検証手段２２
が行った上述の各種検証が終了した後、ステップ５５に
てそれらの検証結果が検証情報として記憶装置４０に記
憶される。
【００２５】上述したように第２実施形態における編集
装置によれば、波形編集装置でテストパターンを編集す
る際、外部端子に関する情報、即ち外部端子名、入出力
の方向、Ｉ／Ｏセル名、およびバス情報等を当該編集装
置で設定したものを使用できるので、上記波形編集装置
への入力ミスを未然に防ぐことができ、開発効率を向上
することができる。又、自動配置配線する際、端子名、
Ｉ／Ｏの方向およびバス情報等の情報を第２実施形態の
編集装置で設定したものを使用できるので、自動配置配
線装置への入力ミスを未然に防ぐことができ開発効率を
向上させることができる。又、第２実施形態の編集装置
によれば、第１実施形態の編集装置にて編集したデータ
と、設計データ（回路図、ネットリスト、ＨＤＬ）とに
矛盾がないかどうかを検証することによって、検証ミ
ス、検証漏れを防ぐことができ、開発効率を向上させる
ことができる。又、第２実施形態の編集装置によれば、
第１実施形態の編集装置にて編集したデータとテストパ
ターンとに矛盾がないかを検証することによって、検証
ミス、検証漏れを防ぐことができ、開発効率を向上させ
ることができる。又、第２実施形態の編集装置によれ
ば、第１実施形態の編集装置にて編集したＩ／Ｏセルに
関する情報と、Ｉ／Ｏセルに関する情報を記述したライ
ブラリとに矛盾がないかを検証することによって、検証
ミス、検証漏れを防ぐことができ、開発効率を向上させ
ることができる。
装置によれば、波形編集装置でテストパターンを編集す
る際、外部端子に関する情報、即ち外部端子名、入出力
の方向、Ｉ／Ｏセル名、およびバス情報等を当該編集装
置で設定したものを使用できるので、上記波形編集装置
への入力ミスを未然に防ぐことができ、開発効率を向上
することができる。又、自動配置配線する際、端子名、
Ｉ／Ｏの方向およびバス情報等の情報を第２実施形態の
編集装置で設定したものを使用できるので、自動配置配
線装置への入力ミスを未然に防ぐことができ開発効率を
向上させることができる。又、第２実施形態の編集装置
によれば、第１実施形態の編集装置にて編集したデータ
と、設計データ（回路図、ネットリスト、ＨＤＬ）とに
矛盾がないかどうかを検証することによって、検証ミ
ス、検証漏れを防ぐことができ、開発効率を向上させる
ことができる。又、第２実施形態の編集装置によれば、
第１実施形態の編集装置にて編集したデータとテストパ
ターンとに矛盾がないかを検証することによって、検証
ミス、検証漏れを防ぐことができ、開発効率を向上させ
ることができる。又、第２実施形態の編集装置によれ
ば、第１実施形態の編集装置にて編集したＩ／Ｏセルに
関する情報と、Ｉ／Ｏセルに関する情報を記述したライ
ブラリとに矛盾がないかを検証することによって、検証
ミス、検証漏れを防ぐことができ、開発効率を向上させ
ることができる。
【００２６】
【発明の効果】以上詳述したように本発明によれば、第
１抽出手段にて設計データから外部端子に関する情報を
抽出し、第１編集手段にて上記抽出された外部端子に関
する情報を編集するようにしたことから、外部端子に関
する情報が自動的に編集され入力ミスの発生を防ぐこと
ができ、工数を要せずに端子情報の作成を行うことがで
きる。
１抽出手段にて設計データから外部端子に関する情報を
抽出し、第１編集手段にて上記抽出された外部端子に関
する情報を編集するようにしたことから、外部端子に関
する情報が自動的に編集され入力ミスの発生を防ぐこと
ができ、工数を要せずに端子情報の作成を行うことがで
きる。
【００２７】又、本発明の端子情報編集装置における編
集動作では、操作者の指示に従い、端子情報やＩ／Ｏセ
ルの各端子に必要な情報の並べ替え、指定した情報のみ
の表示若しくは指定した情報の表示方法の変更をも行え
ることから、入力ミスの発生を防ぐことができ、工数を
要せずに端子情報等の作成を行うことができる。
集動作では、操作者の指示に従い、端子情報やＩ／Ｏセ
ルの各端子に必要な情報の並べ替え、指定した情報のみ
の表示若しくは指定した情報の表示方法の変更をも行え
ることから、入力ミスの発生を防ぐことができ、工数を
要せずに端子情報等の作成を行うことができる。
【００２８】又、第３編集手段を備えることもできるこ
とから、第１抽出手段にて抽出された外部端子情報若し
くは第２抽出手段にて抽出されたＩ／Ｏセルの各端子に
必要な情報を波形編集装置又は自動配置配線装置が読み
込めるフォーマットに変更することができ、入力ミスの
発生を防ぐことができ、工数を要せずに端子情報等の作
成を行うことができる。
とから、第１抽出手段にて抽出された外部端子情報若し
くは第２抽出手段にて抽出されたＩ／Ｏセルの各端子に
必要な情報を波形編集装置又は自動配置配線装置が読み
込めるフォーマットに変更することができ、入力ミスの
発生を防ぐことができ、工数を要せずに端子情報等の作
成を行うことができる。
【００２９】又、検証手段を備えることもできることか
ら、第１抽出手段にて抽出された外部端子情報と設計デ
ータ又はテストパターンとの矛盾の有無、若しくは第２
抽出手段にて抽出されたＩ／Ｏセルの各端子に必要な情
報とＩ／Ｏセルに関する情報を記述したライブラリとの
矛盾の有無を検証でき、検証ミス、検証漏れを防ぐこと
ができ、工数を削減することができる。
ら、第１抽出手段にて抽出された外部端子情報と設計デ
ータ又はテストパターンとの矛盾の有無、若しくは第２
抽出手段にて抽出されたＩ／Ｏセルの各端子に必要な情
報とＩ／Ｏセルに関する情報を記述したライブラリとの
矛盾の有無を検証でき、検証ミス、検証漏れを防ぐこと
ができ、工数を削減することができる。
【図１】 本発明の第１実施形態である端子情報編集装
置における構成を示すブロック図である。
置における構成を示すブロック図である。
【図２】 本発明の一実施形態である端子情報編集方法
であって図１に示す端子情報編集装置の動作を示すフロ
ーチャートである。
であって図１に示す端子情報編集装置の動作を示すフロ
ーチャートである。
【図３】 図１に示す端子情報編集装置にて処理される
設計データの内、論理回路図情報を示す図である。
設計データの内、論理回路図情報を示す図である。
【図４】 図１に示す端子情報編集装置に示す表示装置
に表示される内容の一例を示す図である。
に表示される内容の一例を示す図である。
【図５】 図１に示す端子情報編集装置にて設計データ
に基づき抽出された端子情報を図１に示す表示装置に表
示した場合の一例を示す図である。
に基づき抽出された端子情報を図１に示す表示装置に表
示した場合の一例を示す図である。
【図６】 図１に示す端子情報編集装置にてテストパタ
ーンに基づき抽出された端子情報を図１に示す表示装置
に表示した場合の一例を示す図である。
ーンに基づき抽出された端子情報を図１に示す表示装置
に表示した場合の一例を示す図である。
【図７】 図１に示す端子情報編集装置にてＩ／Ｏセル
に関する情報に基づき抽出された端子情報を図１に示す
表示装置に表示した場合の一例を示す図である。
に関する情報に基づき抽出された端子情報を図１に示す
表示装置に表示した場合の一例を示す図である。
【図８】 図１に示す端子情報編集装置にて処理される
Ｉ／Ｏセルに関する情報の一例を示す図である。
Ｉ／Ｏセルに関する情報の一例を示す図である。
【図９】 図１に示す端子情報編集装置においてラベル
の並べ替えを指示するための画面表示を示す図である。
の並べ替えを指示するための画面表示を示す図である。
【図１０】 図１に示す表示装置に表示される内容の一
例でありラベルの並べ替え前の状態を示す図である。
例でありラベルの並べ替え前の状態を示す図である。
【図１１】 図１０に示されるラベルが並べ替えられた
状態を示す図である。
状態を示す図である。
【図１２】 図１に示す端子情報編集装置において表示
装置に表示させるラベルを選択するための画面表示を示
す図である。
装置に表示させるラベルを選択するための画面表示を示
す図である。
【図１３】 図１に示す表示装置に表示される内容の一
例であり選択されたラベルのみが表示されている状態を
示す図である。
例であり選択されたラベルのみが表示されている状態を
示す図である。
【図１４】 図１に示す端子情報編集装置においてパッ
ケージ図形情報を画面表示した状態を示す図である。
ケージ図形情報を画面表示した状態を示す図である。
【図１５】 本発明の第２実施形態である端子情報編集
装置における構成を示すブロック図である。
装置における構成を示すブロック図である。
【図１６】 図１５に示す端子情報編集装置に備わる第
３編集手段の動作を示すフローチャートである。
３編集手段の動作を示すフローチャートである。
【図１７】 図１５に示す端子情報編集装置に備わる検
証手段の動作を示すフローチャートである。
証手段の動作を示すフローチャートである。
１…制御装置、１ｃ…抽出手段、１ｃ−１…第１抽出手
段、１ｃ−２…第２抽出手段、１ｄ…編集手段、１ｄ−
１…第１編集手段、１ｄ−２…第２編集手段、２…入力
装置、３…表示装置、４…記憶装置、２０…制御装置、
２１…第３編集手段、２２…検証手段、４０…記憶装
置。
段、１ｃ−２…第２抽出手段、１ｄ…編集手段、１ｄ−
１…第１編集手段、１ｄ−２…第２編集手段、２…入力
装置、３…表示装置、４…記憶装置、２０…制御装置、
２１…第３編集手段、２２…検証手段、４０…記憶装
置。
Claims (10)
- 【請求項１】 論理回路の設計工程にて作成されるネッ
トリスト、スケマティック及びＨＤＬを含む設計データ
から外部端子に関する情報を抽出する第１抽出手段と、 抽出された上記外部端子に関する情報の編集を行う第１
編集手段と、を備えたことを特徴とする端子情報編集装
置。 - 【請求項２】 上記第１抽出手段は上記設計データに代
えて論理回路の設計工程にて作成されるテストパターン
から上記外部端子に関する情報を抽出する、請求項１記
載の端子情報編集装置。 - 【請求項３】 抽出した上記外部端子に関する情報の内
のＩ／Ｏセル名情報に基づきＩ／Ｏセルに関する情報か
ら上記各Ｉ／Ｏセルの各端子に必要な情報を抽出する第
２抽出手段と、 抽出された上記各端子に必要な情報を上記Ｉ／Ｏセル名
情報毎に編集する第２編集手段とを備えた、請求項１又
は２記載の端子情報編集装置。 - 【請求項４】 上記第１編集手段における上記外部端子
に関する情報についての上記編集又は上記第２編集手段
における上記各Ｉ／Ｏセルの各端子に必要な情報につい
ての上記編集は、操作者の指示に従う並べ替え、指定し
た情報のみの表示、指定した情報のみの表示方法の変
更、指定した情報の組み合わせの複数の設定の少なくと
も一つである、請求項１ないし３のいずれかに記載の端
子情報編集装置。 - 【請求項５】 上記第１編集手段における上記外部端子
に関する情報についての上記編集又は上記第２編集手段
における上記各Ｉ／Ｏセルの各端子に必要な情報につい
ての上記編集は、パッケージの端子名とその端子位置と
を付したパッケージ図の表示である、請求項１ないし３
のいずれかに記載の端子情報編集装置。 - 【請求項６】 上記第１編集手段における上記外部端子
に関する情報についての上記編集又は上記第２編集手段
における上記各Ｉ／Ｏセルの各端子に必要な情報につい
ての上記編集は、指定した端子情報を上記パッケージ図
において強調表示するものである、請求項５記載の端子
情報編集装置。 - 【請求項７】 上記第１抽出手段にて抽出された上記外
部端子に関する情報又は上記第２抽出手段にて抽出され
た上記各Ｉ／Ｏセルの各端子に必要な情報が供給され供
給された上記外部端子に関する情報又は上記各Ｉ／Ｏセ
ルの各端子に必要な情報を波形編集装置又は自動配置配
線装置が読み込めるフォーマットにて波形情報又は配置
配線情報として作成し送出する第３編集手段を備えた、
請求項１ないし６のいずれかに記載の端子情報編集装
置。 - 【請求項８】 上記第１抽出手段にて抽出された上記外
部端子に関する情報又は上記第２抽出手段にて抽出され
た上記各Ｉ／Ｏセルの各端子に必要な情報が供給され供
給された上記外部端子に関する情報と、上記設計デー
タ、上記テストパターンとの矛盾の有無、又は上記各Ｉ
／Ｏセルの各端子に必要な情報と、Ｉ／Ｏセルに関する
情報を記述したライブラリとの矛盾の有無を検証する検
証手段を備えた、請求項１ないし７のいずれかに記載の
端子情報編集装置。 - 【請求項９】 上記第１編集手段、上記第２編集手段又
は第３編集手段にて編集された編集結果を記憶する記憶
手段をさらに備えた、請求項１ないし８のいずれかに記
載の端子情報編集装置。 - 【請求項１０】 論理回路の設計工程にて作成されるネ
ットリスト、スケマティック及びＨＤＬを含む設計デー
タから外部端子に関する情報を抽出する第１抽出工程
と、 抽出された上記外部端子に関する情報の編集を行う第１
編集工程と、を備えたことを特徴とする端子情報編集方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166735A JPH0877244A (ja) | 1994-07-08 | 1995-07-03 | 端子情報編集装置及び端子情報編集方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15709494 | 1994-07-08 | ||
| JP6-157094 | 1994-07-08 | ||
| JP7166735A JPH0877244A (ja) | 1994-07-08 | 1995-07-03 | 端子情報編集装置及び端子情報編集方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877244A true JPH0877244A (ja) | 1996-03-22 |
Family
ID=26484658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7166735A Pending JPH0877244A (ja) | 1994-07-08 | 1995-07-03 | 端子情報編集装置及び端子情報編集方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0877244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269082A (ja) * | 2007-04-17 | 2008-11-06 | Fujitsu Ltd | 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法 |
-
1995
- 1995-07-03 JP JP7166735A patent/JPH0877244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269082A (ja) * | 2007-04-17 | 2008-11-06 | Fujitsu Ltd | 検証支援プログラム、該プログラムを記録した記録媒体、検証支援装置、および検証支援方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |