JPH087779B2 - Ｉｃカード - Google Patents
ＩｃカードInfo
- Publication number
- JPH087779B2 JPH087779B2 JP1235451A JP23545189A JPH087779B2 JP H087779 B2 JPH087779 B2 JP H087779B2 JP 1235451 A JP1235451 A JP 1235451A JP 23545189 A JP23545189 A JP 23545189A JP H087779 B2 JPH087779 B2 JP H087779B2
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- JP
- Japan
- Prior art keywords
- reader
- writer
- card
- data
- communication speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明はICカード、詳しくはリーダライタから供給さ
れたクロック周波数に基づいて通信速度を適宜設定可能
なICカードに関する。
れたクロック周波数に基づいて通信速度を適宜設定可能
なICカードに関する。
〈従来の技術〉 ICカードにあっては、リーダライタから供給されたク
ロック信号に基づいて内部タイミングを形成し、リーダ
ライタとの間でデータの授受を行っている。この場合、
ICカードのプロセッサを駆動する周波数が異なる多種の
ICカードが存在している。また、処理速度の向上のため
に、リーダライタから供給するクロック信号の周波数が
変更される場合がある。
ロック信号に基づいて内部タイミングを形成し、リーダ
ライタとの間でデータの授受を行っている。この場合、
ICカードのプロセッサを駆動する周波数が異なる多種の
ICカードが存在している。また、処理速度の向上のため
に、リーダライタから供給するクロック信号の周波数が
変更される場合がある。
従来よりICカードのシリアル通信ドライバとしては、
ソフトウェアによるポート制御型ドライバ、または、SC
I使用型ドライバがある。
ソフトウェアによるポート制御型ドライバ、または、SC
I使用型ドライバがある。
これらのドライバはいずれもそのタイミング決定にお
いて、すべてクロック信号（前者にあっては内部クロッ
ク信号、後者にあっては内部クロック信号、若しくは外
部クロック信号）を使用している。
いて、すべてクロック信号（前者にあっては内部クロッ
ク信号、後者にあっては内部クロック信号、若しくは外
部クロック信号）を使用している。
このため、上述のようにICカードのプロセッサにおけ
る内部処理速度を向上させるために、リーダライタから
供給するクロック信号を変更した場合には、通信速度ま
でも変更することになってしまっていた。
る内部処理速度を向上させるために、リーダライタから
供給するクロック信号を変更した場合には、通信速度ま
でも変更することになってしまっていた。
また、この点に鑑みて、ICカードの活性化時におい
て、変更すべき周波数をリーダライタに出力し、リーダ
ライタはその周波数の値にしたがってクロック周波数を
変更することが考えられる。
て、変更すべき周波数をリーダライタに出力し、リーダ
ライタはその周波数の値にしたがってクロック周波数を
変更することが考えられる。
〈発明が解決しようとする課題〉 しかしながら、このような従来のICカードにあって
は、内部に基準周波数生成手段を持たず、実駆動周波数
の測定が不可能であるため、上記クロック周波数の変更
にあっては、リーダライタにおいてクロック信号のみな
らず通信速度もICカードに対応させて変更しなければな
らなかった。この結果、外部装置であるリーダライタの
負荷が大きくなるという課題が生じていた。
は、内部に基準周波数生成手段を持たず、実駆動周波数
の測定が不可能であるため、上記クロック周波数の変更
にあっては、リーダライタにおいてクロック信号のみな
らず通信速度もICカードに対応させて変更しなければな
らなかった。この結果、外部装置であるリーダライタの
負荷が大きくなるという課題が生じていた。
また、ICカードから変更周波数を出力するとしても、
そのICカードにあっては、通信速度は単一の周波数のも
のについて決定されていたに過ぎなく、複数の周波数に
基づいての通信速度を得ることはできなかった。すなわ
ち、ICカードにあってリーダライタからの周波数の変更
に対応することはできなかったのである。
そのICカードにあっては、通信速度は単一の周波数のも
のについて決定されていたに過ぎなく、複数の周波数に
基づいての通信速度を得ることはできなかった。すなわ
ち、ICカードにあってリーダライタからの周波数の変更
に対応することはできなかったのである。
そこで、本発明は、リーダライタから供給されるクロ
ック周波数に対応して通信速度を変更することができる
ICカードを提供するものである。
ック周波数に対応して通信速度を変更することができる
ICカードを提供するものである。
〈課題を解決するための手段〉 本発明は、第１図にその概略構成をブロック図によっ
て示すように、リーダライタ100からクロック信号が供
給されるとともに、リーダライタ100との間で所定の通
信速度によってデータの入出力を行うICカード200にお
いて、上記リーダライタ100から供給されたクロック信
号の周波数と、リーダライタからの伝送データとに基づ
いてリーダライタとの間の通信速度を演算する演算手段
220と、この演算結果としての通信速度に基づいてリー
ダライタ100との間でデータの授受を行う入出力手段230
と、を備えたことを特徴とするICカードである。
て示すように、リーダライタ100からクロック信号が供
給されるとともに、リーダライタ100との間で所定の通
信速度によってデータの入出力を行うICカード200にお
いて、上記リーダライタ100から供給されたクロック信
号の周波数と、リーダライタからの伝送データとに基づ
いてリーダライタとの間の通信速度を演算する演算手段
220と、この演算結果としての通信速度に基づいてリー
ダライタ100との間でデータの授受を行う入出力手段230
と、を備えたことを特徴とするICカードである。
〈作用〉 本発明に係るICカードにあっては、リーダライタ100
から供給されたクロック信号および伝送データに基づい
て演算手段220は通信速度を演算する。そして、この演
算結果である通信速度にしたがって入出力手段230はリ
ーダライタ100との間でデータの授受を行う。この結
果、リーダライタ100から異なる周波数のクロック信号
が供給されても、ICカード200はそのリーダライタ100と
通信を行うことができる。
から供給されたクロック信号および伝送データに基づい
て演算手段220は通信速度を演算する。そして、この演
算結果である通信速度にしたがって入出力手段230はリ
ーダライタ100との間でデータの授受を行う。この結
果、リーダライタ100から異なる周波数のクロック信号
が供給されても、ICカード200はそのリーダライタ100と
通信を行うことができる。
〈実施例〉 以下、本発明に係るICカードの実施例を図面を参照し
て説明する。
て説明する。
第２図〜第11図は本発明の一実施例に係るICカードを
示すものである。
示すものである。
第２図において、11はリーダライタ（外部装置）を、
21はICカードをそれぞれ示している。
21はICカードをそれぞれ示している。
ICカード21はリーダライタ11に装填されてそれぞれの
データ入出力手段（コネクト部）22を介してリーダライ
タ11からデータの書き込み、読み出しが可能になってい
る。また、リーダライタ11からICカード21のプロセッサ
MPU23には、動作電圧Vcc,アースGND,リセット信号RST等
が供給されている。更に、このICカード21は、マイクロ
プロセッサ23とともに、記憶装置PROM24を有している。
データ入出力手段（コネクト部）22を介してリーダライ
タ11からデータの書き込み、読み出しが可能になってい
る。また、リーダライタ11からICカード21のプロセッサ
MPU23には、動作電圧Vcc,アースGND,リセット信号RST等
が供給されている。更に、このICカード21は、マイクロ
プロセッサ23とともに、記憶装置PROM24を有している。
そして、リーダライタ11のクロック供給手段（CLK端
子）からは、ICカード21のクロック端子にクロック信号
が供給される構成である。
子）からは、ICカード21のクロック端子にクロック信号
が供給される構成である。
また、リーダライタ11はホストプロセッサとの間でデ
ータの入出力が可能な構成である。そして、ホストプロ
セッサからの入力データに基づいて所定周波数のクロッ
ク信号がCLK端子からICカード21のプロセッサ23に供給
される構成である。
ータの入出力が可能な構成である。そして、ホストプロ
セッサからの入力データに基づいて所定周波数のクロッ
ク信号がCLK端子からICカード21のプロセッサ23に供給
される構成である。
なお、このマイクロプロセッサ23は、従来周知の構成
を有し、制御部25、演算部26、ROM27、RAM28によって構
成されている。
を有し、制御部25、演算部26、ROM27、RAM28によって構
成されている。
第３図は伝送フォーマットのブロック構成を、第４図
はその伝送フォーマットのNAD部のキャラクタ構成を、
それぞれ示している。
はその伝送フォーマットのNAD部のキャラクタ構成を、
それぞれ示している。
これらの図において示すように、リーダライタ11から
ICカード21に伝送されるデータは、NAD（Node Addres
s）、PCB（Protocol Control Byte）、LEN（Informatio
n Length）、DATA、EDC（Error Detection Code）によ
ってブロック構成されている。また、このNAD部のキャ
ラクタ構成は、スタートビット（St）からデータビット
（b0〜b7の８ビット）、パリティビット（bp）、ストッ
プビット（Sp）となっている。
ICカード21に伝送されるデータは、NAD（Node Addres
s）、PCB（Protocol Control Byte）、LEN（Informatio
n Length）、DATA、EDC（Error Detection Code）によ
ってブロック構成されている。また、このNAD部のキャ
ラクタ構成は、スタートビット（St）からデータビット
（b0〜b7の８ビット）、パリティビット（bp）、ストッ
プビット（Sp）となっている。
第５図はこの実施例に係るICカードのMPUに供給され
るクロック信号CLKと、このクロック信号を２分周した
システムクロックφと、受信データとの波形を示すタイ
ミングチャートである。この図に示すように、所定周波
数（例えば3.5MHz）のクロック信号が供給された場合、
リーダライタI/Oからデータ（第３図、第４図）の伝送
が開始される。
るクロック信号CLKと、このクロック信号を２分周した
システムクロックφと、受信データとの波形を示すタイ
ミングチャートである。この図に示すように、所定周波
数（例えば3.5MHz）のクロック信号が供給された場合、
リーダライタI/Oからデータ（第３図、第４図）の伝送
が開始される。
第８図はマイクロプロセッサ23におけるデータの受信
プログラムの動作手順を示すフローチャートである。
プログラムの動作手順を示すフローチャートである。
まず、リーダライタ11からの伝送データの通信速度検
出サブルーチンを実行し（ステップS801）、次に、受信
データのNAD部受信サブルーチンを（ステップS802）、
更に、キャラクタ受信サブルーチンを実行する（ステッ
プS803）。そして、受信が終了するまでまって（ステッ
プS804）、このメインルーチンは終る。
出サブルーチンを実行し（ステップS801）、次に、受信
データのNAD部受信サブルーチンを（ステップS802）、
更に、キャラクタ受信サブルーチンを実行する（ステッ
プS803）。そして、受信が終了するまでまって（ステッ
プS804）、このメインルーチンは終る。
第９図は通信速度検出サブルーチンを示している。こ
の検出にはクロック信号CLKに代えて２分周したシステ
ムクロックφを使用する。
の検出にはクロック信号CLKに代えて２分周したシステ
ムクロックφを使用する。
まず、スタートビットSt計測用カウンタCNTに０を代
入する（ステップS901）。そして、I/Oのサンプリング
を行う（ステップS902）。これは、第６図に示すよう
に、I/Oの波形でスタートビットStが「Ｌ」であること
から計測するものである。すなわち、I/Oの入力が
「Ｌ」か否かをチェックして（ステップS903）、「Ｌ」
であればカウンタCNTをインクリメントする（ステップS
904から902へ進む）。
入する（ステップS901）。そして、I/Oのサンプリング
を行う（ステップS902）。これは、第６図に示すよう
に、I/Oの波形でスタートビットStが「Ｌ」であること
から計測するものである。すなわち、I/Oの入力が
「Ｌ」か否かをチェックして（ステップS903）、「Ｌ」
であればカウンタCNTをインクリメントする（ステップS
904から902へ進む）。
「Ｈ」となるまでカウンタを歩進し、カウンタが０か
否かもチェックする（ステップS905）。０でなければそ
のカウント値に基づいて入力I/Oからビット幅（Ｔ）を
計算する（ステップS906）。例えば上記ループ（S903、
S904、S902）にて消費されるシステムクロック数Ｎにつ
いてカウンタ値を乗じるものである。このようにして計
測、演算したビット幅Ｔに基づいて受信データのNAD部
において所定のタイミングΔ毎にサンプリングを行うも
のである（第６図）。
否かもチェックする（ステップS905）。０でなければそ
のカウント値に基づいて入力I/Oからビット幅（Ｔ）を
計算する（ステップS906）。例えば上記ループ（S903、
S904、S902）にて消費されるシステムクロック数Ｎにつ
いてカウンタ値を乗じるものである。このようにして計
測、演算したビット幅Ｔに基づいて受信データのNAD部
において所定のタイミングΔ毎にサンプリングを行うも
のである（第６図）。
このビット幅Ｔによって通信速度BPSは以下のように
定義されるものである。但し、Ｎはサンプリングサイク
ル、αは０＜α＜Ｎで示される測定誤差とする。すなわ
ち、BPS＝φ（Ｎ×CNT−α）-1である。
定義されるものである。但し、Ｎはサンプリングサイク
ル、αは０＜α＜Ｎで示される測定誤差とする。すなわ
ち、BPS＝φ（Ｎ×CNT−α）-1である。
第10図はNAD受信サブルーチンである。
まず、空転しタイマTNに0.5×Ｔを代入する（ステッ
プS1001）。そして、この時間TNだけ待つ（ステップS10
02）。そして、ビットカウンタBTに９を代入する（ステ
ップS1003）。更に、パリティチェッカPRを０とし（ス
テップS1004）、I/Oからサンプリングを行いキャリーに
そのI/Oの状態（「Ｌ」または「Ｈ」）を入れる（ステ
ップS1005）。
プS1001）。そして、この時間TNだけ待つ（ステップS10
02）。そして、ビットカウンタBTに９を代入する（ステ
ップS1003）。更に、パリティチェッカPRを０とし（ス
テップS1004）、I/Oからサンプリングを行いキャリーに
そのI/Oの状態（「Ｌ」または「Ｈ」）を入れる（ステ
ップS1005）。
そして、上記パリティチェッカPRを更新する（ステッ
プS1006）。PRにPR＋Ｃ（キャリー）を代入するもので
ある。
プS1006）。PRにPR＋Ｃ（キャリー）を代入するもので
ある。
更に、DATを更新し（ステップS1007）、ビットカウン
タBTをデクリメントする（ステップS1008）。第７図は
受信ローテイト動作を示している。すなわち、レジスタ
の内容を１ビットずつ右にずらすもので、この場合上記
キャリーフラグレジスタＣが同時に操作されるものであ
る。全体で９ビットの状態で循環するもので、再下位ビ
ットLSBがキャリーＣに移ると、キャリーＣの内容は最
上位ビットMSBに移るものである。
タBTをデクリメントする（ステップS1008）。第７図は
受信ローテイト動作を示している。すなわち、レジスタ
の内容を１ビットずつ右にずらすもので、この場合上記
キャリーフラグレジスタＣが同時に操作されるものであ
る。全体で９ビットの状態で循環するもので、再下位ビ
ットLSBがキャリーＣに移ると、キャリーＣの内容は最
上位ビットMSBに移るものである。
そして、BTが０になったかをチェックし（ステップS1
009）、０ならばDATの編集を行い（ステップS1010）、
０でない場合は空転しタイマTNにＴを代入して（ステッ
プS1011）サンプリングステップ（S1005）に戻る。
009）、０ならばDATの編集を行い（ステップS1010）、
０でない場合は空転しタイマTNにＴを代入して（ステッ
プS1011）サンプリングステップ（S1005）に戻る。
このDAT編集後は受信バッファにDATをセットし（ステ
ップS1012）、パリティチェックを行う（ステップS101
3）。パリティエラーの場合はエラーメモリに登録し
（ステップS1014）メインルーチンに戻る。
ップS1012）、パリティチェックを行う（ステップS101
3）。パリティエラーの場合はエラーメモリに登録し
（ステップS1014）メインルーチンに戻る。
第11図は受信データの第２バイトからのキャラクタ受
信サブルーチンを示している。
信サブルーチンを示している。
このルーチンでは、I/Oのサンプリングから始まり
（ステップS1101）、「Ｌ」レベルか否かをチェックす
る（ステップS1102）。「Ｌ」レベルまで待って、空転
しタイマTNを1.5＊Ｔにセットする（ステップS1103）。
（ステップS1101）、「Ｌ」レベルか否かをチェックす
る（ステップS1102）。「Ｌ」レベルまで待って、空転
しタイマTNを1.5＊Ｔにセットする（ステップS1103）。
以後のステップS1104〜S1116は上記NAD受信サブルー
チンの各ステップステップS1002〜S1014と同一としてい
る。
チンの各ステップステップS1002〜S1014と同一としてい
る。
〈効果〉 以上説明してきたように、本発明によれば、クロック
周波数に基づいてリーダライタからの伝送キャラクタの
ビット幅を測定、演算することにより、通信速度をクロ
ック信号の関数として定義し、この通信速度に基づいて
データの伝送を行う。この結果、ICカードはリーダライ
タから供給されるクロック周波数に対応して通信速度を
変更することができ、データの授受を行うことができ
る。
周波数に基づいてリーダライタからの伝送キャラクタの
ビット幅を測定、演算することにより、通信速度をクロ
ック信号の関数として定義し、この通信速度に基づいて
データの伝送を行う。この結果、ICカードはリーダライ
タから供給されるクロック周波数に対応して通信速度を
変更することができ、データの授受を行うことができ
る。
第１図は本発明に係るICカードを示すそのブロック図、
第２図は本発明の一実施例に係るICカードの全体構成を
示すブロック図、第３図は一実施例に係るデータ伝送フ
ォーマットのブロック構成を示す図、第４図は一実施例
に係るその伝送フォーマットのキャラクタ構成を示す
図、第５図は一実施例に係るクロック周波数とデータ入
力との関係を示すタイミングチャート、第６図は一実施
例に係るI/Oサンプリングのタイミングを示す図、第７
図あ一実施例に係るローテイト動作を示す図、第８図は
一実施例に係るICカードのマイクロプロセッサにおける
データの受信の手順を示すフローチャート、第９図はそ
の通信速度検出サブルーチンを示すフローチャート、第
10図はそのNAD部の受信サブルーチンを示すフローチャ
ート、第11図はそのキャラクタ受信サブルーチンを示す
フローチャートである。 100……リーダライタ、200……ICカード、220……演算
手段、230……入出力手段。
第２図は本発明の一実施例に係るICカードの全体構成を
示すブロック図、第３図は一実施例に係るデータ伝送フ
ォーマットのブロック構成を示す図、第４図は一実施例
に係るその伝送フォーマットのキャラクタ構成を示す
図、第５図は一実施例に係るクロック周波数とデータ入
力との関係を示すタイミングチャート、第６図は一実施
例に係るI/Oサンプリングのタイミングを示す図、第７
図あ一実施例に係るローテイト動作を示す図、第８図は
一実施例に係るICカードのマイクロプロセッサにおける
データの受信の手順を示すフローチャート、第９図はそ
の通信速度検出サブルーチンを示すフローチャート、第
10図はそのNAD部の受信サブルーチンを示すフローチャ
ート、第11図はそのキャラクタ受信サブルーチンを示す
フローチャートである。 100……リーダライタ、200……ICカード、220……演算
手段、230……入出力手段。
Claims (1)
- 【請求項１】リーダライタからクロック信号が供給され
るとともに、このリーダライタとの間で所定の通信速度
によってデータの入出力を行うICカードにおいて、 上記リーダライタから供給されたクロック信号の周波数
と、リーダライタからの伝送データとに基づいてリーダ
ライタとの間の通信速度を演算する演算手段と、この演
算結果としての通信速度に基づいてリーダライタとの間
でデータの授受を行う入出力手段と、を備えたことを特
徴とするICカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235451A JPH087779B2 (ja) | 1989-09-11 | 1989-09-11 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235451A JPH087779B2 (ja) | 1989-09-11 | 1989-09-11 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0398189A JPH0398189A (ja) | 1991-04-23 |
| JPH087779B2 true JPH087779B2 (ja) | 1996-01-29 |
Family
ID=16986301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235451A Expired - Lifetime JPH087779B2 (ja) | 1989-09-11 | 1989-09-11 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087779B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3009075B2 (ja) * | 1991-10-11 | 2000-02-14 | 凸版印刷株式会社 | Ｉｃカード |
| JP2002023891A (ja) * | 2000-05-01 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007220136A (ja) * | 2000-05-01 | 2007-08-30 | Matsushita Electric Ind Co Ltd | モジュールを装着可能なデータ端末装置 |
| JP2007193841A (ja) * | 2000-05-01 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164354A (ja) * | 1982-03-25 | 1983-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 速度整合通信方式 |
| JPS60196670A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | 伝送レ−ト可変式メモリカセツト |
| JPS63101986A (ja) * | 1986-10-20 | 1988-05-06 | Fujitsu Kiden Ltd | Ｉｃカ−ドリ−ダ／ライタ |
-
1989
- 1989-09-11 JP JP1235451A patent/JPH087779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0398189A (ja) | 1991-04-23 |
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