JPH0878537A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JPH0878537A JPH0878537A JP6210020A JP21002094A JPH0878537A JP H0878537 A JPH0878537 A JP H0878537A JP 6210020 A JP6210020 A JP 6210020A JP 21002094 A JP21002094 A JP 21002094A JP H0878537 A JPH0878537 A JP H0878537A
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- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 トランジスタの面積を増大することなく、安
定なデータ読出のために十分大きなセル比を得ることが
可能なＳＲＡＭセルを提供する。 【構成】 駆動トランジスタと負荷の直列接続を２組並
列に接続した並列接続回路と、各直列接続内の駆動トラ
ンジスタと負荷との相互接続点を互いに他の組の駆動ト
ランジスタの制御端子に接続する配線と、各相互接続点
に接続された転送トランジスタとを有するスタティック
型半導体記憶装置において、前記駆動トランジスタと前
記転送トランジスタは、第１導電型チャネルのＭＯＳト
ランジスタであり、前記第１導電型がｎ型のとき、前記
転送トランジスタのゲート電極の仕事関数は前記駆動ト
ランジスタのゲート電極の仕事関数よりも大きく、前記
第１導電型がｐ型のとき、前記転送トランジスタのゲー
ト電極の仕事関数は前記駆動トランジスタのゲート電極
の仕事関数よりも小さい。
定なデータ読出のために十分大きなセル比を得ることが
可能なＳＲＡＭセルを提供する。 【構成】 駆動トランジスタと負荷の直列接続を２組並
列に接続した並列接続回路と、各直列接続内の駆動トラ
ンジスタと負荷との相互接続点を互いに他の組の駆動ト
ランジスタの制御端子に接続する配線と、各相互接続点
に接続された転送トランジスタとを有するスタティック
型半導体記憶装置において、前記駆動トランジスタと前
記転送トランジスタは、第１導電型チャネルのＭＯＳト
ランジスタであり、前記第１導電型がｎ型のとき、前記
転送トランジスタのゲート電極の仕事関数は前記駆動ト
ランジスタのゲート電極の仕事関数よりも大きく、前記
第１導電型がｐ型のとき、前記転送トランジスタのゲー
ト電極の仕事関数は前記駆動トランジスタのゲート電極
の仕事関数よりも小さい。
Description
【０００１】
【産業上の利用分野】本発明は、スタティック型半導体
記憶装置（以下、ＳＲＡＭという）に関する。
記憶装置（以下、ＳＲＡＭという）に関する。
【０００２】
【従来の技術】従来型ＳＲＡＭのメモリセル（ＳＲＡＭ
セル）の構成及び動作について、ＣＭＯＳ型ＳＲＡＭを
例にとって説明する。
セル）の構成及び動作について、ＣＭＯＳ型ＳＲＡＭを
例にとって説明する。
【０００３】図３は、ＣＭＯＳ型ＳＲＡＭセルの回路図
を示す。ｎチャネルＭＯＳトランジスタからなる駆動ト
ランジスタＱ11、Ｑ12とｐチャネルＭＯＳトランジスタ
からなる負荷トランジスタＱ13、Ｑ14が、それぞれ（Ｑ
11とＱ13、及びＱ12とＱ14）、直列に接続され、２つの
インバータが構成されている。負荷トランジスタＱ13、
Ｑ14のソース端子は電源電圧ＶDDに、駆動トランジスタ
Ｑ11、Ｑ12のソース端子は接地電位ＶSSに接続されてい
る。
を示す。ｎチャネルＭＯＳトランジスタからなる駆動ト
ランジスタＱ11、Ｑ12とｐチャネルＭＯＳトランジスタ
からなる負荷トランジスタＱ13、Ｑ14が、それぞれ（Ｑ
11とＱ13、及びＱ12とＱ14）、直列に接続され、２つの
インバータが構成されている。負荷トランジスタＱ13、
Ｑ14のソース端子は電源電圧ＶDDに、駆動トランジスタ
Ｑ11、Ｑ12のソース端子は接地電位ＶSSに接続されてい
る。
【０００４】各インバータを構成する２つのトランジス
タの相互接続点は、それぞれ他方のインバータを構成す
る２つのトランジスタのゲート端子に接続されると共
に、ｎチャネルＭＯＳトランジスタからなる転送トラン
ジスタＱ15、Ｑ16を介してビット線ＢＬ1 、ＢＬ2 に接
続されている。転送トランジスタＱ15、Ｑ16のゲート端
子は、共にワード線ＷＬに接続されている。
タの相互接続点は、それぞれ他方のインバータを構成す
る２つのトランジスタのゲート端子に接続されると共
に、ｎチャネルＭＯＳトランジスタからなる転送トラン
ジスタＱ15、Ｑ16を介してビット線ＢＬ1 、ＢＬ2 に接
続されている。転送トランジスタＱ15、Ｑ16のゲート端
子は、共にワード線ＷＬに接続されている。
【０００５】図３に示すメモリセルに記憶されているデ
ータを読み出す場合には、ワード線ＷＬに高レベル信号
を与えて２つの転送トランジスタＱ15、Ｑ16をオン状態
にする。駆動トランジスタＱ11、Ｑ12のドレイン端子の
電位状態が、それぞれ転送トランジスタＱ15、Ｑ16を介
してビット線ＢＬ1 、ＢＬ2 に現れる。ビット線Ｂ
Ｌ 1 、ＢＬ2 に現れた電位状態は、それぞれ図には示さ
ない差動増幅器の反転及び非反転入力端子に入力され、
増幅されて外部に取り出される。
ータを読み出す場合には、ワード線ＷＬに高レベル信号
を与えて２つの転送トランジスタＱ15、Ｑ16をオン状態
にする。駆動トランジスタＱ11、Ｑ12のドレイン端子の
電位状態が、それぞれ転送トランジスタＱ15、Ｑ16を介
してビット線ＢＬ1 、ＢＬ2 に現れる。ビット線Ｂ
Ｌ 1 、ＢＬ2 に現れた電位状態は、それぞれ図には示さ
ない差動増幅器の反転及び非反転入力端子に入力され、
増幅されて外部に取り出される。
【０００６】通常、転送トランジスタＱ15、Ｑ16のオン
状態の抵抗は、駆動トランジスタＱ 11、Ｑ12のそれより
も大きくなるように設計される。転送トランジスタ
Ｑ15、Ｑ 16のオン状態の抵抗が小さいと、データを読み
出す場合に、駆動トランジスタＱ 11、Ｑ12のドレイン端
子の電位が読出動作開始前にプリチャージされたビット
線の電位の影響を受けて変動し、記憶されているデータ
が破壊されることがあるからである。
状態の抵抗は、駆動トランジスタＱ 11、Ｑ12のそれより
も大きくなるように設計される。転送トランジスタ
Ｑ15、Ｑ 16のオン状態の抵抗が小さいと、データを読み
出す場合に、駆動トランジスタＱ 11、Ｑ12のドレイン端
子の電位が読出動作開始前にプリチャージされたビット
線の電位の影響を受けて変動し、記憶されているデータ
が破壊されることがあるからである。
【０００７】駆動トランジスタのオン状態の抵抗に対す
る転送トランジスタのオン状態の抵抗の比をセル比とい
う。セル比は、通常３程度以上に設定される。
る転送トランジスタのオン状態の抵抗の比をセル比とい
う。セル比は、通常３程度以上に設定される。
【０００８】
【発明が解決しようとする課題】通常、セル比を大きく
するために、駆動トランジスタのチャネル幅を転送トラ
ンジスタのそれよりも大きくする。駆動トランジスタの
チャネル幅を大きくすればセル比は大きくなり、読出動
作は安定になるが、トランジスタの占める面積が大きく
なり、高集積化の要請に反する。
するために、駆動トランジスタのチャネル幅を転送トラ
ンジスタのそれよりも大きくする。駆動トランジスタの
チャネル幅を大きくすればセル比は大きくなり、読出動
作は安定になるが、トランジスタの占める面積が大きく
なり、高集積化の要請に反する。
【０００９】一方、転送トランジスタのチャネル幅を小
さくしてもよいが、ＭＯＳトランジスタとして機能させ
るためには一定の幅を必要とし、その幅よりも小さくす
ることは困難である。
さくしてもよいが、ＭＯＳトランジスタとして機能させ
るためには一定の幅を必要とし、その幅よりも小さくす
ることは困難である。
【００１０】また、転送トランジスタのチャネル長を大
きくしてもセル比を大きくすることができるが、駆動ト
ランジスタのチャネル幅を大きくする場合と同様に、高
集積化の要請に反する。
きくしてもセル比を大きくすることができるが、駆動ト
ランジスタのチャネル幅を大きくする場合と同様に、高
集積化の要請に反する。
【００１１】本発明の目的は、トランジスタの面積を増
大することなく、安定なデータ読出のために十分大きな
セル比を得ることが可能なＳＲＡＭセルを提供すること
である。
大することなく、安定なデータ読出のために十分大きな
セル比を得ることが可能なＳＲＡＭセルを提供すること
である。
【００１２】
【課題を解決するための手段】本発明のスタティック型
半導体記憶装置は、駆動トランジスタと負荷の直列接続
を２組並列に接続した並列接続回路と、各直列接続内の
駆動トランジスタと負荷との相互接続点を互いに他の組
の駆動トランジスタの制御端子に接続する配線と、各相
互接続点に接続された転送トランジスタとを有するスタ
ティック型半導体記憶装置において、前記駆動トランジ
スタと前記転送トランジスタは、第１導電型チャネルの
ＭＯＳトランジスタであり、前記第１導電型がｎ型のと
き、前記転送トランジスタのゲート電極の仕事関数は前
記駆動トランジスタのゲート電極の仕事関数よりも大き
く、前記第１導電型がｐ型のとき、前記転送トランジス
タのゲート電極の仕事関数は前記駆動トランジスタのゲ
ート電極の仕事関数よりも小さい。
半導体記憶装置は、駆動トランジスタと負荷の直列接続
を２組並列に接続した並列接続回路と、各直列接続内の
駆動トランジスタと負荷との相互接続点を互いに他の組
の駆動トランジスタの制御端子に接続する配線と、各相
互接続点に接続された転送トランジスタとを有するスタ
ティック型半導体記憶装置において、前記駆動トランジ
スタと前記転送トランジスタは、第１導電型チャネルの
ＭＯＳトランジスタであり、前記第１導電型がｎ型のと
き、前記転送トランジスタのゲート電極の仕事関数は前
記駆動トランジスタのゲート電極の仕事関数よりも大き
く、前記第１導電型がｐ型のとき、前記転送トランジス
タのゲート電極の仕事関数は前記駆動トランジスタのゲ
ート電極の仕事関数よりも小さい。
【００１３】前記駆動トランジスタのゲート電極を前記
第１導電型シリコンとし、前記転送トランジスタのゲー
ト電極を前記第１導電型と逆の第２導電型シリコンとし
てもよい。
第１導電型シリコンとし、前記転送トランジスタのゲー
ト電極を前記第１導電型と逆の第２導電型シリコンとし
てもよい。
【００１４】
【作用】ＭＯＳトランジスタのゲート電極の仕事関数を
変えることにより、しきい値電圧を変動させることがで
きる。駆動トランジスタ及び転送トランジスタがｎＭＯ
Ｓトランジスタのとき、転送トランジスタのゲート電極
の仕事関数を駆動トランジスタのゲート電極の仕事関数
よりも大きくすることにより、転送トランジスタのしき
い値電圧を駆動トランジスタのしきい値電圧よりも大き
くすることができる。逆に、駆動トランジスタ及び転送
トランジスタがｐＭＯＳトランジスタのとき、転送トラ
ンジスタのゲート電極の仕事関数を駆動トランジスタの
ゲート電極の仕事関数よりも小さくすることにより、転
送トランジスタのしきい値電圧を駆動トランジスタのし
きい値電圧よりも大きくすることができる。
変えることにより、しきい値電圧を変動させることがで
きる。駆動トランジスタ及び転送トランジスタがｎＭＯ
Ｓトランジスタのとき、転送トランジスタのゲート電極
の仕事関数を駆動トランジスタのゲート電極の仕事関数
よりも大きくすることにより、転送トランジスタのしき
い値電圧を駆動トランジスタのしきい値電圧よりも大き
くすることができる。逆に、駆動トランジスタ及び転送
トランジスタがｐＭＯＳトランジスタのとき、転送トラ
ンジスタのゲート電極の仕事関数を駆動トランジスタの
ゲート電極の仕事関数よりも小さくすることにより、転
送トランジスタのしきい値電圧を駆動トランジスタのし
きい値電圧よりも大きくすることができる。
【００１５】しきい値電圧が大きくなると、オン状態の
抵抗も大きくなる。このため、チャネルサイズを変える
ことなくセル比を大きくすることが可能になる。
抵抗も大きくなる。このため、チャネルサイズを変える
ことなくセル比を大きくすることが可能になる。
【００１６】
【実施例】図１（Ａ）は、図３に示すＳＲＡＭセルの回
路をシリコン基板上に作製したＳＲＡＭセルの平面図を
示す。なお、図３に示すＳＲＡＭセル回路の構成及び動
作については、既に説明したとおりである。図１（Ｂ）
は、図１（Ａ）の一点鎖線Ｂ−Ｂにおける断面図を示
す。
路をシリコン基板上に作製したＳＲＡＭセルの平面図を
示す。なお、図３に示すＳＲＡＭセル回路の構成及び動
作については、既に説明したとおりである。図１（Ｂ）
は、図１（Ａ）の一点鎖線Ｂ−Ｂにおける断面図を示
す。
【００１７】図１（Ｂ）に示すように、シリコン基板１
の表面にフィールド酸化膜２によって囲まれた活性領域
Ａ1 、Ａ2 が画定されている。図１（Ａ）に示すよう
に、ゲート電極Ｇ13、ソース領域Ｓ13、ドレイン領域Ｄ
13からなる負荷トランジスタＱ13、及びゲート電極
Ｇ14、ソース領域Ｓ14、ドレイン領域Ｄ14からなる負荷
トランジスタＱ14が活性領域Ａ1 に形成されている。
の表面にフィールド酸化膜２によって囲まれた活性領域
Ａ1 、Ａ2 が画定されている。図１（Ａ）に示すよう
に、ゲート電極Ｇ13、ソース領域Ｓ13、ドレイン領域Ｄ
13からなる負荷トランジスタＱ13、及びゲート電極
Ｇ14、ソース領域Ｓ14、ドレイン領域Ｄ14からなる負荷
トランジスタＱ14が活性領域Ａ1 に形成されている。
【００１８】ゲート電極Ｇ11、ソース領域Ｓ11、ドレイ
ン領域Ｄ11からなる駆動トランジスタＱ11、ゲート電極
Ｇ12、ソース領域Ｓ12、ドレイン領域Ｄ12からなる駆動
トランジスタＱ12、ゲート電極Ｇ15、ソース領域Ｓ15、
ドレイン領域Ｄ15からなる転送トランジスタＱ15、及び
ゲート電極Ｇ16、ソース領域Ｓ16、ドレイン領域Ｄ16か
らなる転送トランジスタＱ16が活性領域Ａ2 に形成され
ている。
ン領域Ｄ11からなる駆動トランジスタＱ11、ゲート電極
Ｇ12、ソース領域Ｓ12、ドレイン領域Ｄ12からなる駆動
トランジスタＱ12、ゲート電極Ｇ15、ソース領域Ｓ15、
ドレイン領域Ｄ15からなる転送トランジスタＱ15、及び
ゲート電極Ｇ16、ソース領域Ｓ16、ドレイン領域Ｄ16か
らなる転送トランジスタＱ16が活性領域Ａ2 に形成され
ている。
【００１９】ソース領域Ｓ13及びＳ14は一体に形成さ
れ、コンタクトホールＨ19を介して１層目配線Ｌ19に接
続され、１層目配線Ｌ19は、２層目に形成された電源電
圧線Ｖ DDに接続されている。ソース領域Ｓ11及びＳ12は
一体に形成され、コンタクトホールＨ20を介して１層目
配線Ｌ20に接続され、１層目配線Ｌ20は図には示さない
２層目に形成された図の横方向に延在する接地線に接続
されている。
れ、コンタクトホールＨ19を介して１層目配線Ｌ19に接
続され、１層目配線Ｌ19は、２層目に形成された電源電
圧線Ｖ DDに接続されている。ソース領域Ｓ11及びＳ12は
一体に形成され、コンタクトホールＨ20を介して１層目
配線Ｌ20に接続され、１層目配線Ｌ20は図には示さない
２層目に形成された図の横方向に延在する接地線に接続
されている。
【００２０】ゲート電極Ｇ11、Ｇ12は、膜厚２００ｎｍ
の非晶質シリコン層によって形成されている。ゲート電
極Ｇ11とＧ13、及びＧ12とＧ14は、図１（Ｂ）に示すよ
うにフィールド酸化膜２上で相互に接続されている。
の非晶質シリコン層によって形成されている。ゲート電
極Ｇ11とＧ13、及びＧ12とＧ14は、図１（Ｂ）に示すよ
うにフィールド酸化膜２上で相互に接続されている。
【００２１】なお、ゲート電極Ｇ11、Ｇ12はｎ型、ゲー
ト電極Ｇ13、Ｇ14はｐ型である。このため、ゲート電極
相互の接続界面にはｐｎ接合が形成されるが、これらゲ
ート電極の表面は高融点金属とシリコンとの合金（シリ
サイド）層で被覆されているため、ゲート電極Ｇ11とＧ
13、及びＧ12とＧ14はオーミックに接続される。
ト電極Ｇ13、Ｇ14はｐ型である。このため、ゲート電極
相互の接続界面にはｐｎ接合が形成されるが、これらゲ
ート電極の表面は高融点金属とシリコンとの合金（シリ
サイド）層で被覆されているため、ゲート電極Ｇ11とＧ
13、及びＧ12とＧ14はオーミックに接続される。
【００２２】ゲート電極Ｇ15、Ｇ16は、相互に接続され
て図の横方向に延在し、ワード線ＷＬを形成している。
ドレイン領域Ｄ11とソース領域Ｓ15、及びドレイン領域
Ｄ12とソース領域Ｓ16は、それぞれ一体に形成されてい
る。
て図の横方向に延在し、ワード線ＷＬを形成している。
ドレイン領域Ｄ11とソース領域Ｓ15、及びドレイン領域
Ｄ12とソース領域Ｓ16は、それぞれ一体に形成されてい
る。
【００２３】ドレイン領域Ｄ11、Ｄ13、ゲート電極Ｇ14
（及びＧ12）は、それぞれコンタクトホールＨ11、
Ｈ13、Ｈ18を介して配線Ｌ1 に接続されている。同様
に、ドレイン領域Ｄ12、Ｄ14、ゲート電極Ｇ11（及びＧ
13）は、それぞれコンタクトホールＨ12、Ｈ14、Ｈ17を
介して配線Ｌ2 に接続されている。
（及びＧ12）は、それぞれコンタクトホールＨ11、
Ｈ13、Ｈ18を介して配線Ｌ1 に接続されている。同様
に、ドレイン領域Ｄ12、Ｄ14、ゲート電極Ｇ11（及びＧ
13）は、それぞれコンタクトホールＨ12、Ｈ14、Ｈ17を
介して配線Ｌ2 に接続されている。
【００２４】ドレイン領域Ｄ15、Ｄ16は、それぞれコン
タクトホールＨ15、Ｈ16を介して１層目配線Ｌ15、Ｌ16
に接続され、１層目配線Ｌ15、Ｌ16はそれぞれ図には示
さない３層目に形成された図の縦方向に延在するビット
線ＢＬ1 、ＢＬ2 （図３）に接続されている。
タクトホールＨ15、Ｈ16を介して１層目配線Ｌ15、Ｌ16
に接続され、１層目配線Ｌ15、Ｌ16はそれぞれ図には示
さない３層目に形成された図の縦方向に延在するビット
線ＢＬ1 、ＢＬ2 （図３）に接続されている。
【００２５】次に、図１（Ａ）、（Ｂ）に示すＳＲＡＭ
セルの作製方法について説明する。ｐ型シリコン基板１
の表面を選択酸化により、厚さ２５０ｎｍのフィールド
酸化膜２を形成し、活性領域Ａ1 、Ａ2 を画定する。ｐ
ＭＯＳトランジスタを形成する活性領域Ａ1 にｎ型ウェ
ル形成用のＰ+ イオンをイオン注入する。続いて、ｎＭ
ＯＳトランジスタを形成する活性領域Ａ2 にｐ型ウェル
形成用のＢ+ イオンをイオン注入する。
セルの作製方法について説明する。ｐ型シリコン基板１
の表面を選択酸化により、厚さ２５０ｎｍのフィールド
酸化膜２を形成し、活性領域Ａ1 、Ａ2 を画定する。ｐ
ＭＯＳトランジスタを形成する活性領域Ａ1 にｎ型ウェ
ル形成用のＰ+ イオンをイオン注入する。続いて、ｎＭ
ＯＳトランジスタを形成する活性領域Ａ2 にｐ型ウェル
形成用のＢ+ イオンをイオン注入する。
【００２６】活性領域のシリコン基板表面に、厚さ６ｎ
ｍのゲート酸化膜を形成し、さらにＣＶＤによりゲート
酸化膜上に厚さ２００ｎｍの非晶質シリコン層を堆積す
る。次に、非晶質シリコン層のうちゲート電極Ｇ11、Ｇ
12を形成する領域にｎ型ゲート電極形成用のＰ+ イオン
を２０ｋｅＶ、４×１０15ｃｍ-2の条件でイオン注入す
る。続いて、ゲート電極Ｇ13〜Ｇ16を形成する領域にｐ
型ゲート電極形成用のＢＦ2 + イオンを２０ｋｅＶ、４
×１０15ｃｍ-2の条件でイオン注入する。フォトリソグ
ラフィ及びエッチングにより非晶質シリコンをパターニ
ングして、ゲート電極Ｇ11〜Ｇ16を形成する。
ｍのゲート酸化膜を形成し、さらにＣＶＤによりゲート
酸化膜上に厚さ２００ｎｍの非晶質シリコン層を堆積す
る。次に、非晶質シリコン層のうちゲート電極Ｇ11、Ｇ
12を形成する領域にｎ型ゲート電極形成用のＰ+ イオン
を２０ｋｅＶ、４×１０15ｃｍ-2の条件でイオン注入す
る。続いて、ゲート電極Ｇ13〜Ｇ16を形成する領域にｐ
型ゲート電極形成用のＢＦ2 + イオンを２０ｋｅＶ、４
×１０15ｃｍ-2の条件でイオン注入する。フォトリソグ
ラフィ及びエッチングにより非晶質シリコンをパターニ
ングして、ゲート電極Ｇ11〜Ｇ16を形成する。
【００２７】次に、レジストパターン及びゲート電極を
マスクとして、ｎＭＯＳトランジスタを形成する領域に
Ａｓ+ イオンを２０ｋｅＶ、２×１０15ｃｍ-2の条件で
イオン注入する。同様に、レジストパターン及びゲート
電極をマスクとして、ｐＭＯＳトランジスタを形成する
領域にＢＦ2 + イオンを２０ｋｅＶ、２×１０15ｃｍ -2
の条件でイオン注入する。
マスクとして、ｎＭＯＳトランジスタを形成する領域に
Ａｓ+ イオンを２０ｋｅＶ、２×１０15ｃｍ-2の条件で
イオン注入する。同様に、レジストパターン及びゲート
電極をマスクとして、ｐＭＯＳトランジスタを形成する
領域にＢＦ2 + イオンを２０ｋｅＶ、２×１０15ｃｍ -2
の条件でイオン注入する。
【００２８】イオン注入した後、ラピッドサーマルアニ
ーリング法（ＲＴＡ法）により１０００℃で１０秒間の
熱処理を行う。このとき、イオン注入されたイオンが活
性化し、ゲート電極はｐ型あるいはｎ型になり、ＭＯＳ
トランジスタのソース及びドレイン領域が形成される。
ーリング法（ＲＴＡ法）により１０００℃で１０秒間の
熱処理を行う。このとき、イオン注入されたイオンが活
性化し、ゲート電極はｐ型あるいはｎ型になり、ＭＯＳ
トランジスタのソース及びドレイン領域が形成される。
【００２９】次に、ＣＶＤで全面に厚さ１００ｎｍのシ
リコン酸化膜を堆積する。このシリコン酸化膜をＲＩＥ
で異方性エッチングし、ゲート電極側壁にサイドウォー
ルを形成する。
リコン酸化膜を堆積する。このシリコン酸化膜をＲＩＥ
で異方性エッチングし、ゲート電極側壁にサイドウォー
ルを形成する。
【００３０】スパッタにより、全面に厚さ１０ｎｍのＣ
ｏ層を堆積する。ＲＴＡ法を用いて約６００℃で３０秒
間程度の熱処理を行う。このとき、ゲート電極、ソース
及びドレイン領域の表面とＣｏ層が接している領域でＣ
ｏとＳｉが反応し、ＣｏＳｉ 2 層が形成される。ＣｏＳ
ｉ2 層形成後、未反応のＣｏ層を過酸化水素水と硫酸の
混合液で除去する。
ｏ層を堆積する。ＲＴＡ法を用いて約６００℃で３０秒
間程度の熱処理を行う。このとき、ゲート電極、ソース
及びドレイン領域の表面とＣｏ層が接している領域でＣ
ｏとＳｉが反応し、ＣｏＳｉ 2 層が形成される。ＣｏＳ
ｉ2 層形成後、未反応のＣｏ層を過酸化水素水と硫酸の
混合液で除去する。
【００３１】ＣＶＤにより全面に厚さ３００ｎｍのＰＳ
Ｇ（リンシリケートガラス）層間絶縁膜を堆積する。こ
のシリコン酸化膜にコンタクトホールＨ11〜Ｈ14、Ｈ17
〜Ｈ 19を開口し、電源電圧線ＶDD、配線Ｌ1 、Ｌ2 を形
成する。
Ｇ（リンシリケートガラス）層間絶縁膜を堆積する。こ
のシリコン酸化膜にコンタクトホールＨ11〜Ｈ14、Ｈ17
〜Ｈ 19を開口し、電源電圧線ＶDD、配線Ｌ1 、Ｌ2 を形
成する。
【００３２】さらに、層間絶縁膜を堆積して、コンタク
トホールＨ15、Ｈ16を開口し、ビット線を形成する。さ
らに、層間絶縁膜を堆積してコンタクトホールＨ20を開
口し、接地線を形成する。
トホールＨ15、Ｈ16を開口し、ビット線を形成する。さ
らに、層間絶縁膜を堆積してコンタクトホールＨ20を開
口し、接地線を形成する。
【００３３】以下、図２を参照して駆動トランジスタ及
び転送トランジスタの動作について説明する。図１で説
明したように、駆動トランジスタＱ11、Ｑ12のゲート電
極Ｇ 11、Ｇ12はｎ型、転送トランジスタＱ15、Ｑ16のゲ
ート電極Ｇ15、Ｇ16はｐ型である。
び転送トランジスタの動作について説明する。図１で説
明したように、駆動トランジスタＱ11、Ｑ12のゲート電
極Ｇ 11、Ｇ12はｎ型、転送トランジスタＱ15、Ｑ16のゲ
ート電極Ｇ15、Ｇ16はｐ型である。
【００３４】図２（Ａ）、（Ｂ）は、それぞれ駆動トラ
ンジスタ及び転送トランジスタのゲート電極とｐ型基板
が同電位のときのＭＯＳ構造のエネルギバンド構造を示
す。図２（Ｃ）、（Ｄ）は、それぞれ駆動トランジスタ
及び転送トランジスタのゲート電極に２．５Ｖの電圧を
印加した場合を示す。なお、ゲート電極はアモルファス
シリコンであるため、単結晶の場合と異なり価電子帯、
禁制帯及び伝導帯のそれぞれの境界は明瞭ではなくなる
が、境界が明確であるとして記載している。
ンジスタ及び転送トランジスタのゲート電極とｐ型基板
が同電位のときのＭＯＳ構造のエネルギバンド構造を示
す。図２（Ｃ）、（Ｄ）は、それぞれ駆動トランジスタ
及び転送トランジスタのゲート電極に２．５Ｖの電圧を
印加した場合を示す。なお、ゲート電極はアモルファス
シリコンであるため、単結晶の場合と異なり価電子帯、
禁制帯及び伝導帯のそれぞれの境界は明瞭ではなくなる
が、境界が明確であるとして記載している。
【００３５】図２（Ａ）に示すように、ｎ型ゲート電極
Ｇ11中には、大量のＰがドープされているため、フェル
ミ準位ＥF は伝導帯下端ＥC とほぼ等しい。また、図２
（Ｂ）に示すように、ｐ型ゲート電極Ｇ15中には、大量
のＢがドープされているため、フェルミ準位ＥF は価電
子帯上端ＥV とほぼ等しい。
Ｇ11中には、大量のＰがドープされているため、フェル
ミ準位ＥF は伝導帯下端ＥC とほぼ等しい。また、図２
（Ｂ）に示すように、ｐ型ゲート電極Ｇ15中には、大量
のＢがドープされているため、フェルミ準位ＥF は価電
子帯上端ＥV とほぼ等しい。
【００３６】従って、真空準位Ｅ0 とフェルミ準位ＥF
との差である仕事関数ｑφa は、ｐ型ゲート電極Ｇ15の
方がｎ型ゲート電極Ｇ11よりもシリコンのバンドギャッ
プに相当する電圧（１Ｖ）だけ大きい。また、ゲート電
極とｐ型基板とが同電位であるため、両者のフェルミ準
位は等しくなる。
との差である仕事関数ｑφa は、ｐ型ゲート電極Ｇ15の
方がｎ型ゲート電極Ｇ11よりもシリコンのバンドギャッ
プに相当する電圧（１Ｖ）だけ大きい。また、ゲート電
極とｐ型基板とが同電位であるため、両者のフェルミ準
位は等しくなる。
【００３７】図２（Ａ）に示すように、ゲート電極がｎ
型の場合には、ｐ型基板１の界面近傍においてエネルギ
バンドが下に曲がる。一方、ゲート電極がｐ型の場合に
は図２（Ｂ）に示すように、ｐ型基板１の界面近傍にお
いてエネルギバンドがやや上に曲がる。
型の場合には、ｐ型基板１の界面近傍においてエネルギ
バンドが下に曲がる。一方、ゲート電極がｐ型の場合に
は図２（Ｂ）に示すように、ｐ型基板１の界面近傍にお
いてエネルギバンドがやや上に曲がる。
【００３８】ゲート電極がｐ型の場合にｎ型の場合と同
等のエネルギバンドの下方への曲がりを発生させるに
は、ｐ型ゲート電極にｎ型ゲート電極との仕事関数の差
に相当する約１Ｖの電圧を印加する必要がある。従っ
て、ｐ型ゲート電極の場合のＭＯＳＦＥＴのしきい値電
圧ＶTHは、ｎ型ゲート電極の場合に比べて約１Ｖ程度高
い。
等のエネルギバンドの下方への曲がりを発生させるに
は、ｐ型ゲート電極にｎ型ゲート電極との仕事関数の差
に相当する約１Ｖの電圧を印加する必要がある。従っ
て、ｐ型ゲート電極の場合のＭＯＳＦＥＴのしきい値電
圧ＶTHは、ｎ型ゲート電極の場合に比べて約１Ｖ程度高
い。
【００３９】図２（Ｅ）は、ゲート電圧に対するドレイ
ン電流特性を示す。曲線ａ1 、ａ2は、それぞれ駆動ト
ランジスタ及び転送トランジスタのドレイン電流を示
す。上述のように、ゲート電極がｐ型の転送トランジス
タのしきい値電圧ＶTH2 は、ゲート電極がｎ型の駆動ト
ランジスタのしきい値電圧ＶTH1 よりも約１Ｖ高くな
る。図１で説明した条件の下では、しきい値電圧
ＶTH1 、ＶTH2 はそれぞれ約０．５Ｖ、１．５Ｖとな
る。
ン電流特性を示す。曲線ａ1 、ａ2は、それぞれ駆動ト
ランジスタ及び転送トランジスタのドレイン電流を示
す。上述のように、ゲート電極がｐ型の転送トランジス
タのしきい値電圧ＶTH2 は、ゲート電極がｎ型の駆動ト
ランジスタのしきい値電圧ＶTH1 よりも約１Ｖ高くな
る。図１で説明した条件の下では、しきい値電圧
ＶTH1 、ＶTH2 はそれぞれ約０．５Ｖ、１．５Ｖとな
る。
【００４０】ゲート電極にしきい値電圧ＶTH以上の電圧
が印加されると、図２（Ｅ）に示すようにドレイン電流
が流れる。ドレイン電流は、ゲート電圧が一定の電圧よ
りも低い範囲では、ゲート電圧の増加に従いほぼ直線的
に増加する。図の曲線ａ2 は曲線ａ1 を横軸方向に約１
Ｖ平行移動したものとほぼ等しい。このように、ゲート
電圧ＶGSのうち実際にドレイン電流を駆動するために供
されるゲートドライブ電圧ＶDRV は、 ＶDRV ＝ＶGS−ＶTH となる。
が印加されると、図２（Ｅ）に示すようにドレイン電流
が流れる。ドレイン電流は、ゲート電圧が一定の電圧よ
りも低い範囲では、ゲート電圧の増加に従いほぼ直線的
に増加する。図の曲線ａ2 は曲線ａ1 を横軸方向に約１
Ｖ平行移動したものとほぼ等しい。このように、ゲート
電圧ＶGSのうち実際にドレイン電流を駆動するために供
されるゲートドライブ電圧ＶDRV は、 ＶDRV ＝ＶGS−ＶTH となる。
【００４１】ゲート電極に２．５Ｖの電圧を印加する
と、エネルギバンド構造は図２（Ｃ）、（Ｄ）に示すよ
うにｐ型基板１の界面近傍で下に大きく曲がる。このと
きのゲートドライブ電圧は、駆動トランジスタの場合は
２．０Ｖ、転送トランジスタの場合は１．０Ｖとなる。
従って、バンドの曲がりの大きさはｐ型ゲート電極の場
合よりもｎ型ゲート電極の方が大きい。この時の駆動ト
ランジスタ及び転送トランジスタのドレイン電流は、図
２（Ｅ）に示すようにそれぞれＩD1、ＩD2となる。
と、エネルギバンド構造は図２（Ｃ）、（Ｄ）に示すよ
うにｐ型基板１の界面近傍で下に大きく曲がる。このと
きのゲートドライブ電圧は、駆動トランジスタの場合は
２．０Ｖ、転送トランジスタの場合は１．０Ｖとなる。
従って、バンドの曲がりの大きさはｐ型ゲート電極の場
合よりもｎ型ゲート電極の方が大きい。この時の駆動ト
ランジスタ及び転送トランジスタのドレイン電流は、図
２（Ｅ）に示すようにそれぞれＩD1、ＩD2となる。
【００４２】上記実施例のように、駆動トランジスタの
ゲート電極をｎ型、転送トランジスタのゲート電極をｐ
型とすることにより駆動トランジスタのゲートドライブ
電圧を転送トランジスタのゲートドライブ電圧よりも高
くすることができる。単位チャネル幅あたりのオン状態
の抵抗は、ゲートドライブ電圧にほぼ逆比例するため、
駆動トランジスタのゲートドライブ電圧を転送トランジ
スタのゲートドライブ電圧の２倍とすると、チャネルサ
イズが同等の場合であってもセル比は約２倍になる。
ゲート電極をｎ型、転送トランジスタのゲート電極をｐ
型とすることにより駆動トランジスタのゲートドライブ
電圧を転送トランジスタのゲートドライブ電圧よりも高
くすることができる。単位チャネル幅あたりのオン状態
の抵抗は、ゲートドライブ電圧にほぼ逆比例するため、
駆動トランジスタのゲートドライブ電圧を転送トランジ
スタのゲートドライブ電圧の２倍とすると、チャネルサ
イズが同等の場合であってもセル比は約２倍になる。
【００４３】駆動トランジスタのチャネル幅を転送トラ
ンジスタのチャネル幅の２倍とした場合、しきい値電圧
が等しければセル比は２倍になる。従って、駆動トラン
ジスタのチャネル幅を転送トランジスタのチャネル幅の
２倍とし、かつ駆動トランジスタのゲートドライブ電圧
を転送トランジスタのゲートドライブ電圧の２倍とする
ことにより、セル比を４倍にすることができる。
ンジスタのチャネル幅の２倍とした場合、しきい値電圧
が等しければセル比は２倍になる。従って、駆動トラン
ジスタのチャネル幅を転送トランジスタのチャネル幅の
２倍とし、かつ駆動トランジスタのゲートドライブ電圧
を転送トランジスタのゲートドライブ電圧の２倍とする
ことにより、セル比を４倍にすることができる。
【００４４】上記実施例では、転送トランジスタのゲー
ト電極の仕事関数を大きくするためにｐ型アモルファス
シリコンを用いた場合について説明したが、ｎ型アモル
ファスシリコンの仕事関数よりも大きい材料であればそ
の他の材料を用いてもよい。例えば、アルミニウム、チ
タン、窒化チタン等を用いてもよい。
ト電極の仕事関数を大きくするためにｐ型アモルファス
シリコンを用いた場合について説明したが、ｎ型アモル
ファスシリコンの仕事関数よりも大きい材料であればそ
の他の材料を用いてもよい。例えば、アルミニウム、チ
タン、窒化チタン等を用いてもよい。
【００４５】上記実施例では、駆動トランジスタ及び転
送トランジスタ共にｎＭＯＳトランジスタを使用する場
合について説明したが、ｐＭＯＳトランジスタを使用し
てもよい。この場合は、転送トランジスタのゲート電極
の仕事関数を駆動トランジスタのゲート電極の仕事関数
よりも小さくすればよい。
送トランジスタ共にｎＭＯＳトランジスタを使用する場
合について説明したが、ｐＭＯＳトランジスタを使用し
てもよい。この場合は、転送トランジスタのゲート電極
の仕事関数を駆動トランジスタのゲート電極の仕事関数
よりも小さくすればよい。
【００４６】なお、従来は、ｎＭＯＳトランジスタ及び
ｐＭＯＳトランジスタ共にｎ型ゲート電極が使用されて
いた。この場合に、ｐＭＯＳトランジスタのしきい値電
圧をｎＭＯＳトランジスタのしきい値電圧と同等にする
ため、ｐＭＯＳトランジスタのチャネル領域を弱いｐ型
としていた。このため、チャネル領域表面からやや深い
領域にまでｐ型領域が形成され、短チャネル効果による
パンチスルーが生じやすくなっていた。
ｐＭＯＳトランジスタ共にｎ型ゲート電極が使用されて
いた。この場合に、ｐＭＯＳトランジスタのしきい値電
圧をｎＭＯＳトランジスタのしきい値電圧と同等にする
ため、ｐＭＯＳトランジスタのチャネル領域を弱いｐ型
としていた。このため、チャネル領域表面からやや深い
領域にまでｐ型領域が形成され、短チャネル効果による
パンチスルーが生じやすくなっていた。
【００４７】上記実施例によれば、ｐＭＯＳトランジス
タのゲート電極がｐ型になるため、ｐＭＯＳトランジス
タのチャネル領域をｐ型にドープする必要がなくなり、
短チャネル効果によるパンチスルーが生じにくいという
効果もある。
タのゲート電極がｐ型になるため、ｐＭＯＳトランジス
タのチャネル領域をｐ型にドープする必要がなくなり、
短チャネル効果によるパンチスルーが生じにくいという
効果もある。
【００４８】また、チャネル領域の不純物濃度を変化さ
せてしきい値電圧を変化させることもできるが、上記実
施例の方法によると、チャネル領域の不純物濃度を変化
させる方法よりも工程数が少ないという利点もある。
せてしきい値電圧を変化させることもできるが、上記実
施例の方法によると、チャネル領域の不純物濃度を変化
させる方法よりも工程数が少ないという利点もある。
【００４９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
トランジスタの占める面積を増大させることなく、ＳＲ
ＡＭセルのセル比を増大させることができる。このた
め、より安定な読出動作が可能になる。
トランジスタの占める面積を増大させることなく、ＳＲ
ＡＭセルのセル比を増大させることができる。このた
め、より安定な読出動作が可能になる。
【図１】実施例によるＳＲＡＭセルの平面図及び断面図
である。
である。
【図２】図１に示す駆動トランジスタと転送トランジス
タのＭＯＳ構造のエネルギバンド図、及びゲート電圧に
対するドレイン電流特性を示すグラフである。
タのＭＯＳ構造のエネルギバンド図、及びゲート電圧に
対するドレイン電流特性を示すグラフである。
【図３】ＣＭＯＳ型ＳＲＡＭセルの回路図である。
１ シリコン基板 ２ フィールド酸化膜 ３ 層間絶縁膜 Ａ 活性領域 Ｑ ＭＯＳトランジスタ Ｇ ゲート電極 Ｓ ソース領域 Ｄ ドレイン領域 Ｈ コンタクトホール Ｌ 配線 ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｂ
Claims (2)
- 【請求項１】 駆動トランジスタと負荷の直列接続を２
組並列に接続した並列接続回路と、各直列接続内の駆動
トランジスタと負荷との相互接続点を互いに他の組の駆
動トランジスタの制御端子に接続する配線と、各相互接
続点に接続された転送トランジスタとを有するスタティ
ック型半導体記憶装置において、 前記駆動トランジスタと前記転送トランジスタは、第１
導電型チャネルのＭＯＳトランジスタであり、 前記第１導電型がｎ型のとき、前記転送トランジスタの
ゲート電極の仕事関数は前記駆動トランジスタのゲート
電極の仕事関数よりも大きく、 前記第１導電型がｐ型のとき、前記転送トランジスタの
ゲート電極の仕事関数は前記駆動トランジスタのゲート
電極の仕事関数よりも小さいスタティック型半導体記憶
装置。 - 【請求項２】 前記駆動トランジスタのゲート電極は前
記第１導電型シリコンであり、 前記転送トランジスタのゲート電極は前記第１導電型と
逆の第２導電型シリコンである請求項１記載のスタティ
ック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210020A JPH0878537A (ja) | 1994-09-02 | 1994-09-02 | スタティック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210020A JPH0878537A (ja) | 1994-09-02 | 1994-09-02 | スタティック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878537A true JPH0878537A (ja) | 1996-03-22 |
Family
ID=16582499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210020A Withdrawn JPH0878537A (ja) | 1994-09-02 | 1994-09-02 | スタティック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514214A (ja) * | 2005-10-25 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 逆ｔ字チャネル型トランジスタを含む複数の型のデバイス、及びその製造方法 |
-
1994
- 1994-09-02 JP JP6210020A patent/JPH0878537A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514214A (ja) * | 2005-10-25 | 2009-04-02 | フリースケール セミコンダクター インコーポレイテッド | 逆ｔ字チャネル型トランジスタを含む複数の型のデバイス、及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |