JPH0879031A - 位相周波数比較器 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧でも不感帯の狭い位相周波数比較器を
提供する。 【構成】 本発明の位相周波数比較器は、入力信号線か
ら出力信号線に至るまでの信号パスを短くするように、
かつ低電圧で出力インピーダンスが増加しないようにト
ランジスタの接続を行い、高速なエッジ検出回路を構成
し、さらに、そのエッジ検出回路１１１，１１２を２つ
用いて、不感帯のない、すなわち入力信号の位相差が小
さい場合でも正確な位相差信号を出力できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に低電圧において不
感帯の小さい位相周波数特性を得る必要がある位相周波
数比較器に関する。

【０００２】

【従来の技術】従来の位相周波数比較器の構成例を図３
に示す。従来の位相周波数比較器は、２入力ＮＡＮＤ回
路１０と、３入力ＮＡＮＤ回路１２と、４入力ＮＡＮＤ
回路１４から構成され、２個の２入力ＮＡＮＤ回路でＲ
−Ｓフリップフロップ回路を構成している。入力信号線
１０１および入力信号線１０２から入力される信号の立
ち上がりエッジの位相差によって出力信号線１０３およ
び出力信号線１０４からゼロレベルが出力される。すな
わち、入力信号線１０１に入力される信号に対して入力
信号線１０２に入力される信号の立ち上がりがｔ［ｓ］
進んでいる場合、出力信号線１０３からｔ［ｓ］の間ゼ
ロレベルが出力される。一方、入力信号線１０１に入力
される信号に対して入力信号線１０２に入力される信号
の立ち上がりがｔ［ｓ］遅れている場合、出力信号線１
０４からｔ［ｓ］の間ゼロレベルが出力される。

【０００３】

【発明が解決しようとする課題】理想的な位相周波数比
較器は、入力信号線１０１と入力信号線１０２に入力さ
れる信号の位相差が極めて小さい場合でも、その位相差
を検出して出力信号線１０３および出力信号線１０４に
その位相差信号を出力する。しかし、実際には、位相周
波数比較器を構成するデバイスの入出力間の伝搬遅延時
間により、入力信号線１０１と入力信号線１０２に入力
される信号に位相差があっても、出力信号線からその位
相差信号が出力されない領域が存在する。この領域を位
相周波数比較器の不感帯と呼ぶ。

【０００４】図３に示した従来の位相周波数比較器は、
入力信号線から出力信号線に至るまでに３から４個のゲ
ートを経由し、さらに、複雑なフィードバック経路を持
つため、不感帯が大きかった。

【０００５】また、低電圧では、従来の位相周波数比較
器は、多入力のＮＡＮＤ回路を用いるため、伝搬遅延時
間が大きくなり、不感帯がさらに大きくなる。

【０００６】本発明の目的は、このような従来の欠点を
除去し、低電圧でも不感帯の狭い位相周波数比較器を提
供することにある。

【０００７】

【課題を解決するための手段】本発明の位相周波数比較
器は、第１の入力信号線から入力された信号が所望の信
号レベルに変化したとき、第１の出力信号線がある所望
の信号レベルに遷移し、初期化信号線がアクテイブにな
ると前記第１の出力信号線が初期状態の信号レベルに遷
移する第１のエッジ検出回路と、第２の入力信号線から
入力された信号が所望の信号レベルに変化したとき、第
２の出力信号線がある所望の信号レベルに遷移し、初期
化信号線がアクテイブになると前記第２の出力信号線が
初期状態の信号レベルに遷移する第２のエッジ検出回路
と、第１の出力信号線と第２の出力信号線の両方がある
所望の信号レベルになったとき、初期化信号線をアクテ
イブにするＡＮＤ回路とから構成されることを特徴とす
る。

【０００８】

【作用】低電圧においても入力信号の立ち上がりエッジ
を高速に判断できるエッジ検出回路を用いて位相周波数
比較器を構成した。エッジ検出回路は、入力信号線から
出力信号線に至るまでの信号パスを短くするように、か
つ低電圧で出力インピーダンスが増加しないようにトラ
ンジスタの接続を行った。このようなエッジ検出回路を
２つ用いて、不感帯のない、すなわち入力信号の位相差
が小さい場合でも正確な位相差信号を出力できる。

【０００９】

【実施例】図１は、本発明の一実施例の位相周波数比較
器を示す回路図である。この実施例の位相周波数比較器
は、入力信号線１０１から入力された信号がハイレベル
に変化したとき、出力信号線１０３がハイレベルに遷移
し、初期化信号線１０５がアクテイブになると出力信号
線１０３がローレベルに遷移するエッジ検出器１１１
と、入力信号線１０２から入力された信号がハイレベル
に変化したとき、出力信号線１０４がハイレベルに遷移
し、初期化信号線１０５がアクテイブになると出力信号
線１０４がローレベルに遷移するエッジ検出器１１２
と、出力信号線１０３と出力信号線１０４の両方がハイ
レベルになったとき、初期化信号線１０５をアクテイブ
にするＡＮＤ回路１０３とから構成されている。

【００１０】エッジ検出回路１１１および１１２は、同
一の回路構成を有しているので、エッジ検出回路１１１
を代表的に説明する。エッジ検出回路１１１は、トラン
ジスタＭ１，Ｍ２からなる第１のインバータ回路と、ト
ランジスタＭ３，Ｍ４からなる第２のインバータ回路と
のインバータ対を備えている。第１のインバータ回路の
出力端子は、第２のインバータ回路の入力端子に接続さ
れ、第１のインバータ回路の入力端子は、第２のインバ
ータ回路の出力端子に接続されている。

【００１１】エッジ検出回路１１１は、さらに、第１の
インバータ回路の入力端子とグラウンドとの間にドレイ
ン端子とソース端子をそれぞれ接続したｎＭＯＳトラン
ジスタＭ５と、第２のインバータ回路の入力端子とグラ
ウンドとの間に直列にそれぞれのドレイン端子とソース
端子を接続したｎＭＯＳトランジスタＭ６とＭ７と、グ
ラウンドと電源端子との間に直列にそれぞれのドレイン
端子とソース端子を接続したｐＭＯＳトランジスタＭ８
とｎＭＯＳトランジスタＭ９とｎＭＯＳトランジスタＭ
１０とを備えている。

【００１２】入力信号線１０１は、トランジスタＭ８お
よびＭ９のゲート端子と、トランジスタＭ７のゲート端
子とに接続されている。トランジスタＭ８とＭ９のドレ
イン端子とソース端子とは信号線１２１により接続さ
れ、トランジスタＭ８のドレイン端子はトランジスタＭ
６のゲート端子に接続されている。トランジスタＭ６の
ソース端子と第２のインバータ回路の入力端子とは、信
号線１２２により接続されている。トランジスタＭ１０
のゲート端子は出力信号線１２３により、第１のインバ
ータ回路の入力端子に接続されている。さらに、第１の
インバータ回路の入力端子は、出力信号線１０３に接続
されている。トランジスタＭ５のゲート端子は、初期化
信号線１０５に接続されている。

【００１３】エッジ検出回路１１２は、前述したように
エッジ検出回路１１１と同一の構成であり、入力信号線
１０２，出力信号線１０４，初期化信号線１０５が接続
されている。

【００１４】出力信号線１０３，１０４は、ＡＮＤ回路
１１３の入力端子に接続され、ＡＮＤ回路１１３の出力
端子は初期化信号線１０５に接続されている。

【００１５】本実施例のエッジ検出回路によれば、入力
信号線から出力信号線に至るまでの信号パスを短くする
ように、かつ低電圧で出力インピーダンスが増加しない
ようにトランジスタの接続を行い、高速なエッジ検出回
路を構成し、さらに、そのエッジ検出回路を２つ用い
て、不感帯のない、すなわち入力信号の位相差が小さい
場合でも正確な位相差信号を出力できるようにしてい
る。

【００１６】次に、本実施例の動作を図２をも参照して
説明する。なお、図２はエッジ検出回路１１１の動作波
形である。入力信号線１０１，信号線１２１，信号線１
２２，出力信号線１０３，初期化信号線１０５の信号波
形をそれぞれ示している。

【００１７】入力信号線１０１がローレベルでは、信号
線１２１はハイレベル維持されている。入力信号線１０
１がローレベルからハイレベルになったとき、信号線１
２１がすでにハイレベルであるから、信号線１２２がロ
ーレベルに遷移する。これにより、第２のインバータ回
路の出力端子がハイレベルになる結果、出力信号線１０
３がハイレベルとなる。信号線１２３を介して、ＭＯＳ
トランジスタＭ１０がオンし、信号線１２１がローレベ
ルに遷移する。

【００１８】エッジ検出回路１１２も同様に動作し、入
力信号線１０２がローレベルからハイレベルになると、
出力信号線１０４がハイレベルになる。これによりＡＮ
Ｄ回路１１３がハイレベルになり、これにより初期化信
号線１０５がハイレベルになると、ＭＯＳトランジスタ
Ｍ５がオンし、出力信号線１０３をローレベルにすると
同時に、第１のインバータ回路により信号線１２２がハ
イレベルになる。

【００１９】以上のようにして、入力信号線１０１およ
び入力信号線１０２から入力される信号の立ち上がりエ
ッジの位相差によって出力信号線１０３からハイレベル
が出力される。すなわち、入力信号線１０１に入力され
る信号に対して入力信号線１０２に入力される信号の立
ち上がりがｔ［ｓ］遅れている場合、出力信号線１０３
からｔ［ｓ］の間ハイレベルが出力される。一方、入力
信号線１０１に入力される信号に対して入力信号線１０
２に入力される信号の立ち上がりがｔ［ｓ］進んでいる
場合、出力信号線１０４からｔ［ｓ］の間ハイレベルが
出力されることは、容易に理解されるであろう。

【００２０】以上説明した実施例の位相周波数比較器に
よれば、入力信号線がローレベルからハイレベルに遷移
してから出力信号線がハイレベルに遷移するまでの信号
パスが従来の位相周波数比較器での信号パスより短いた
め、このエッジ検出回路を使って構成した位相同期回路
は不感帯が狭くなる。さらに、低電圧での動作を考えて
も、縦積みのトランジスタが少ないため不感帯の増加が
抑えられる。

【００２１】

【発明の効果】以上説明したように、本発明の位相周波
数比較器は、入力信号線から出力信号線に至までの信号
パスを短くするように、かつ低電圧で出力インピーダン
スが増加しないようにトランジスタの接続を行い、不感
帯のない、すなわち入力信号の位相差が小さい場合でも
正確な位相差信号を出力できる位相周波数比較器を構成
した。

【図面の簡単な説明】

【図１】本発明の一実施例の位相周波数比較器の回路図
を示した図である。

【図２】図１の実施例のエッジ検出回路の動作波形を示
した図である。

【図３】従来の位相周波数比較器の回路図を示した図で
ある。

【符号の説明】

１０１，１０２ 入力信号線 １０３，１０４ 出力信号線 １０５ 初期化信号線 １２１，１２２，１２３ 信号線 １１１，１１２ エッジ検出回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１の入力信号線から入力された信号が所
   望の信号レベルに変化したとき、第１の出力信号線があ
   る所望の信号レベルに遷移し、初期化信号線がアクテイ
   ブになると前記第１の出力信号線が初期状態の信号レベ
   ルに遷移する第１のエッジ検出回路と、 第２の入力信号線から入力された信号が所望の信号レベ
   ルに変化したとき、第２の出力信号線がある所望の信号
   レベルに遷移し、初期化信号線がアクテイブになると前
   記第２の出力信号線が初期状態の信号レベルに遷移する
   第２のエッジ検出回路と、 第１の出力信号線と第２の出力信号線の両方がある所望
   の信号レベルになったとき、初期化信号線をアクテイブ
   にするＡＮＤ回路とから構成されることを特徴とする位
   相周波数比較器。
2. 【請求項２】前記所望の信号レベルは、ハイレベルであ
   ることを特徴とする請求項１記載の位相周波数比較器。
3. 【請求項３】前記第１および第２のエッジ検出回路のそ
   れぞれは、 第１のインバータ回路と第２のインバータ回路とを有
   し、第１のインバータ回路の出力端子と第２のインバー
   タ回路の入力端子が接続され、第１のインバータ回路の
   入力端子と第２のインバータ回路の出力端子が接続され
   たインバータ回路対と、 第１のインバータ回路の入力端子と第１の電源との間に
   ドレイン端子とソース端子をそれぞれ接続した第１のｎ
   ＭＯＳトランジスタと、 第２のインバータ回路の入力端子と第１の電源との間に
   直列にそれぞれのドレイン端子とソース端子とを接続し
   た第２のｎＭＯＳトランジスタと第３ｎＭＯＳトランジ
   スタと、 第１の電源と第２の電源との間に直列にそれぞれのドレ
   イン端子とソース端子を用いて接続した第１のｐＭＯＳ
   トランジスタと第４のｎＭＯＳトランジスタと第５のｎ
   ＭＯＳトランジスタと、 第１のインバータ回路の入力端子と第５のｎＭＯＳトラ
   ンジスタのゲート端子に接続された出力信号線と、 第１のｎＭＯＳトランジスタのゲート端子に接続された
   初期化信号線と、 第３のｎＭＯＳトランジスタのゲート端子と第１のｐＭ
   ＯＳトランジスタのゲート端子と第４のｎＭＯＳトラン
   ジスタのゲート端子に接続された入力端子とからなり、 第２のｎＭＯＳトランジスタのゲート端子と第１のｐＭ
   ＯＳトランジスタのドレイン端子が接続されたことを特
   徴とする請求項１または２記載の位相周波数比較器。
4. 【請求項４】前記第１の電源は、グラウンドであり、前
   記第２の電源は正の電源であることを特徴とする請求項
   ３記載の位相周波数比較器。