JPH087940B2

JPH087940B2 - デ−タ復調回路

Info

Publication number: JPH087940B2
Application number: JP61019872A
Authority: JP
Inventors: 誠一山▲崎▼
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPS62177764A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、プロッピ・ディスク装置（以下、FDDとい
う）等の磁気記憶装置に記憶されたデータを復調するデ
ータ復調回路、特にそのデータ復調回路内に設けられ、
ウインド信号のパルス幅を規定するための基準信号を生
成する信号生成回路に関するものである。

（従来の技術）従来、このような分野の技術としては、例えば、イン
ターフェース誌（1983-5.）CQ出版社P.186-192に記載さ
れるものがあった。以下、その構成及び動作（１）〜
（４）を第２図〜第９図を参照しつつ説明する。

（１）第２図の回路構成第２図は、従来のデータ復調回路の一構成例を示すブ
ロック図である。

このデータ復調回路は、フェーズロックループ回路
（以下、PLL回路という）を利用した可変周波数発振器
（Variable Frequency Oscillator,以下VFOという）型
のものであり、FDDからの読み取りデータ信号RDATAを入
力して例えば単安定マルチバイブレータ（モノステーブ
ルマルチバイブレータ、以下、単にMMという）によって
パルス信号を生成する信号生成回路１と、この信号生成
回路１の出力パルス信号に同調した発振周波数信号を出
力するPLL回路２と、データ復調動作を制御するコント
ロール回路３とで構成されている。

信号生成回路１は、MM11、コンデンサ12及び可変抵抗
器13で構成され、読み取りデータ信号（第１の入力信
号）RDATAによってトリガされ、コンデンサ12及び可変
抵抗器13による時定数によって決まるパルス幅のパルス
信号（基準信号）PDI₀を出力し、それをPLL回路２に与
える回路である。

PLL回路２は、縦続接続された位相比較器21、ローパ
スフィルタ（LPF）22及び電圧制御発振器（VCO）23と、
該電圧制御発振器23と位相比較器21の帰還ループに接続
された分周器24及び信号選択用のマルチプレクサ（MP
X）25と、該マルチプレクサ25の入力側に設けられたデ
ータ分離回路26及びオア回路（以下、ORという）27とを
備えている。

位相比較器21は、信号生成回路１からの出力パルス信
号PDI₀とマルチプレクサ25からの出力パルス信号（第２
の入力信号）PDI₁との立下りタイミングでの位相差を検
出し、その位相差に比例したパルス幅の比較信号を出力
してローパスフィルタ22に与える回路である。ローパス
フィルタ22は比較信号の高周波成分を除去して電圧制御
発振器23に与える回路、該電圧制御発振器23は入力信号
の電圧レベルに比例した周波数の発振信号を出力して分
周器24に与える回路である。

分周器24は電圧制御発振器23の発振信号1/N（但し、
N;整数）分周し、ウインド信号WDを出力してマルチプレ
クサ25、データ分離回路26及びコントロール回路３に与
える回路である。マルチプレクサ25はコントロール回路
３から与えられる切換信号SWにより２入力信号を切換え
て出力する回路であり、入力信号であるウインド信号WD
及びOR27の出力信号のうち、切換信号SWが論理“0"のと
きにウインド信号WDを選択してそれを信号PDI₁として出
力し、該切換信号SWが論理“1"のときにOR27の出力信号
を選択してそれを信号PDI₁として出力し、それらの信号
PDI₁を位相比較器21に与える。

データ分離回路26はクロックビットパルス及びデータ
ビットパルスが混在する信号生成回路１からの信号PDI₀
を入力し、ウインド信号WDが論理“0"のときに入力され
る信号PDI₀をデータビットパルスとみなしてデータビッ
トを示すパルス信号（データパルス）DPを出力し、ウイ
ンド信号WDが論理“1"のときに入力される信号PDI₀をク
ロックビットパルスとみなしてクロックビットを示すパ
ルス信号（ビットパルス）CPを出力し、それらのパルス
信号DPまたはCPをOR27及びコントロール回路３に与える
回路である。OR27はパルス信号DP,CPの論理和をとり、
それをマルチプレクサ25に与える回路である。

また、コントロール回路３は、ウインド信号WDとパル
ス信号DPまたはCPとを入力し、それらの入力に基づき切
換信号SWを生成してマルチプレクサ25に与える。

（２）第３図、第４図及び第５図の説明第３図はFFDからの読み取りデータ信号RDATAの一構成
例を示すと共に、コントロール回路３からの切換信号SW
の波形を示す図である。

読み取りデータ信号RDATAは、円板状のFDDにおける同
心円のトラックを仕切ったセクタ毎に格納される信号で
あり、その信号は各データ領域DA間を埋めるギャップ領
域GAP、データ領域DAの頭の部分に付けられた同期領域S
YNC、当該領域がデータ領域DAであることを示すデータ
マーク領域DM、及び当該領域の主体となる記録データの
格納された領域DATAで構成されている。例えば、８ビッ
トパーソナルコンピュータ用FDDの場合、同期領域SYNC
は“0"が並んだデータ00_Hが12あり、従ってその領域SYN
Cにはクロックのみが入っている。なお、第３図におけ
る切換信号SW中のＴは、PLL回路２のロック引込み期間
を示している。

ここで、第３図と第４図及び第５図の信号波形図とを
参照しつつデータの復調について簡単に説明する。

データの格納方式には単密度（FM）方式とこれを改良
した倍密度（MFM）方式とがある。MFM方式は、第４図に
示すように、第３図の領域DATAにおいて“1"のところで
はクロックがＨレベルのときに読み取りデータ信号RDAT
Aが出力され、領域DATAにおいて、“0"が２個以上続く
ところではクロックがＬレベルのときに読み取りデータ
信号RDATAが出力されるような方式である。該クロック
に対応するものが、読み取り時では第２図のウインド信
号WDである。

データ復調の処理は、第３図のステップにおいて、
同期領域SYNCの基準クロックと位相合わせを行って（即
ち、同期をとって）、所定のパルス幅を有するウインド
信号WDを得る。次いで、ステップにおいて、第５図に
示すように、ウインド信号WDと読み取りデータ信号RDAT
Aとを比較して該信号RDATAから所定のデータ信号（DATA
信号）を得る。以下、データ復調動作を第６図及び第７
図等を参照しつつさらに詳説する。

（３）第２図の回路動作第６図は切換信号SW＝“0"の同期信号SYNCにおける第
２図の回路動作を説明するためのタイミングチャート、
第７図は切換信号SW＝“1"の場合、即ち同期領域SYNCを
越えたデータマーク領域DMあるいは領域DATAにおける第
２図の回路動作を説明するためのタイミングチャートで
ある。

（３）（ｉ）第６図のSW＝“0"の場合第２図のコントロール回路３は、FDDかろのデータの
読み取り動作を制御する回路であり、読み取り動作の開
始時には、先ず切換信号SW＝“0"とし、PLL回路２のロ
ック引込みモードとする。

このロック引込みモードの時、マルチプレクサ25は分
周器24からのウインド信号WDを入力してそれを出力する
ため、PDI₁＝WDとなる。よってPLL回路２は、読み取り
データ信号RDATAのパルスによりトリガされ、信号生成
回路１によって一定のパルス幅に交換された信号PDI₀を
基準として、信号PDI₀の立下りのタイミングと、電圧制
御発振器23の出力信号が分周器24により分周されたウイ
ンド信号WD（即ち、PDI₁）の立下りのタイミングとの、
位相差が０になるように、ループ全体が動作しようとす
る。

信号PDI₀とPDI₁の位相差が０になり、それが時間的に
安定した状態をロック状態という。信号SW＝“0"の場
合、読み取りデータ信号RDATAが一定周期を持つ信号で
あれば、PLL回路２はロック状態に入ることができる
が、読み取りデータ信号RDATAが一定周期を持たない信
号であれば、該PLL回路２はロック状態に入ることがで
きない。これは、基準信号PDI₀の位相がその周期毎に変
化すれば、PLL回路２のループが追従すべき基準を失う
からである。

第３図のような読み取りデータ信号RDATAが信号生成
回路１に入力され、読み取り動作が開始されると、PLL
回路２は読み取りデータ信号RDATAの周期が一定した領
域に来たとき、ロック状態に入る。

今、FDDのデータ形式としてMFMモードの場合を例にと
って説明する。

一般にMFMのモードにおいて、第３図のギャップ領域G
APでは、読み取りデータ信号RDATAは一定周期を持たな
いパルス列の信号であり、同期領域SYNCに入ると、一定
周期のパルス列の信号となる。従ってPLL回路２はこの
領域SYNCに入って初めてロック状態に引込まれる。

第６図は同期領域SYNCにおけるタイミングチャートで
あり、同図中のt0は読み取りデータ信号RDATAの同期を
示している。読み取りデータ信号RDATAによりトリガさ
れる信号生成回路１からの出力信号PDI₀は、パルス幅t1
の信号となる。このt1の値は、信号生成回路１における
コンデンサ12及び可変抵抗器13によって決まる値であ
り、可変抵抗器13により可変可能である。

信号PDI₁はウインド信号WDと同じ信号であり、その
“1"のレベルの時間幅がt2、“0"のレベルの時間幅がt3
であり、通常はt2＝t3となる。第６図はPLL回路２がロ
ック状態に入った場合を示しており、信号PDI₀とPDI₁の
それぞれの立下りのタイミングが一致し、その位相差が
０となっている。データ分離回路26は、信号PDI₀とWDの
２つの信号から、クロックビットを示す信号CP、または
データビットを示す信号DPを発生する。ウインド信号WD
＝“1"のときに信号PDI₀の立上りが有れば、データ分離
回路26は信号CPを発生する。該データ分離回路26は、ウ
インド信号WD＝“0"のときに信号PDI₀に立上りが有れ
ば、信号DPを発生するように動作するが、同期領域SYNC
ではWD＝“0"のときに信号PDI₀のパルスが存在しない。

コントロール回路３は、ウインド信号WDの一周期毎に
信号CPとDPの両信号をとらえてクロックビット列及びデ
ータビット列を作り出し、同期領域SYNCの検出を行う。
例えば、クロックビット＝“1"、及びデータビット＝
“0"の組合せが16回続いたら、現在の読み取りデータ信
号RDATAが同期領域SYNCにあるという判断を下すことが
できる。これは通常、同期領域SYNCではMFMモードのと
き、上記組合せが８ビット×12回（12バイト）＝96回続
くからである。

コントロール回路３は、このような同期領域SYNCの検
出動作によって該同期領域SYNCを検出したら、切換信号
SWをセットし、第３図のように“1"とする。PLL回路２
がロック状態に入る期間という意味で、同期領域SYNCに
入ってから信号SW＝“1"になるまでの期間Ｔをロック引
込み期間という。

（３）（ii）第７図のSW＝“1"の場合切換信号SWが“1"になると、マルチプレクサ25が切換
わり、信号CPとDPの論理和信号が該マルチプレクサ25の
出力信号PDI₁となる。この状態が第７図に示されてい
る。

読み取りデータ信号RDATAが同期領域SYNCを越え、デ
ータマーク領域DMあるいは領域DATAに入ると、一般にそ
のパルス周期は一定でなくなる。第７図に示すように、
隣合うパルスの間隔でいうと、t0、3/2・t0、及び２・t
0の３種の時間間隔が混在した信号となる。従って信号P
DI₀も同様に、t0、3/2・t0、及び２・t0の３種の時間間
隔が混在したパルス列の信号になる。

そこで、切換信号SW＝１の状態においては、信号PDI₁
としてデータ分離回路26が作り出す信号CPとDPを使い、
位相比較器21に信号PDI₀のパルスが入力されたときだ
け、他方の入力信号PDI₁にパルスが発生する、というよ
うに動作させる。よって信号PDI₀とPDI₁のパルス数は同
数となる。ここで、信号CPはウインド信号WDの立下りタ
イミングで立下り、信号DPはウインド信号WDの立上りタ
イミングで立下るように、これらの信号CP,DPがデータ
分離回路26で作り出される。そのため、信号CPもDPもそ
の立下りタイミングは、電圧制御発振器23の出力によっ
て作られるウインド信号WDの反転点に一致する。位相比
較器21が２つの入力の立下りタイミングで位相を比較す
ることから、切換信号SW＝“1"の場合にもPLL回路２と
しての動作が行われることがわかる。第７図で、信号PD
I₁が信号PDI₀のパルスに対応して描いてあるのは、以上
の動作の結果である。

第７図において、DTはデータ信号で、信号DPをウイン
ド信号WDの立上りタイミングでとらえた結果の信号であ
る。従ってデータ信号DTはウインド信号の１周期を１ビ
ット期間としたデータ列“00110100"を示している。こ
のようにしてFDDからくる読み取りデータ信号から、デ
ータを取り出すわけである。

（４）（ｉ）第７図の読み取りエラー第７図において、読み取りデータ信号RDATAのパルス
ＡとパルスＢは、上記のパルス間隔による位置（破線で
描いた位置）に対し、図の矢印方向のように左右にシフ
トしている。これはピークシフトと呼ばれ、書き込み時
のパルス位置に対し、隣合うパルスとの間隔が左右で等
しくない場合に、読み取り時、左右にシフトしてしまう
現象で、磁気記憶装置に特有のものである。これによっ
て信号PDI₀とPDI₁の位相がΔt1あるいはΔt2だけずれて
しまう。第７図の場合には、データ信号DTにおいてデー
タが正しく読み取られているが、ピークシフトのシフト
量、及び信号生成回路１により決まる信号PDI₀のパルス
幅によっては、読み取りエラーが発生することがある。

（４）（ii）第８図及び第９図を用いた読み取りエラー
の説明第８図及び第９図はウインド信号WD＝“0"の期間に読
み取りデータ信号RDATAのパルスが来る場合のタイミン
グチャートで、第８図はt1＝t3/2の場合、第９図はt1＜
t3/2の場合を示している。

Δｔはピークシフト量の最大値であり、読み取りデー
タ信号RDATAのパルス位置がＢあるいはＣの位置までシ
フトする可能性のあることを示す。パルス位置Ａは中心
位置であり、パルス幅t1によって決まる位置である。

第８図において、データビットを示す信号DPには、位
置Ｂの場合も、位置Ｃの場合も、ともに“1"が存在する
ため、読み取りエラーは発生しない。

第９図においては、読み取りデータ信号RDATAのパル
スがＣの位置に来た場合、信号DPがセットされず、“0"
のままとなってしまうため、読み取りエラーが発生す
る。これは、読み取りデータ信号RDATAのパルスの中心
値を決めるパルス幅t1の値がΔｔより小さいために生じ
る。また、逆にパルス幅t1の値が（t3−Δｔ）よりも大
きい場合にも、読み取りデータ信号RDATAのＢ位置のパ
ルスがウインド信号WD＝“0"の領域をはずれてしまい、
同様に信号DPがセットされないということが起きる。従
って Δｔ＜Δt1＜t3−Δｔの範囲を越えてパルス幅t1が設定されると、読み取りエ
ラーが発生するおそれがある。特に、パルス幅t1＝t3/2
のときがエラーに対するマージンが最も大きい。そのた
め信号生成回路１を設けて読み取りエラーに対するマー
ジンを持たせている。

（発明が解決しようとする問題点）しかしながら、上記構成のデータ復調回路では、次の
ような問題点があった。

従来の回路において、パルス幅t1を決定する要因はコ
ンデンサ12及び可変抵抗器13である。通常、可変抵抗器
13の抵抗値を調整することにより、t1をt3/2に合せ込む
わけであるが、実際には調整誤差があり、また可変抵抗
器13の調整位置の変動、あるいはコンデンサ容量と抵抗
値の温度による変化等の原因で、パルス幅t1にはt3/2に
対して誤差が必ず含まれる。そのため、従来の回路は、
FDDからの読み取りエラーに対するマージンが小さく、
さらに可変抵抗器の調整という工数面からみた不利益な
点があった。また、可変抵抗器を用いているため、IC上
に完全にオンチップ化できない。

そこで、このような問題点を解決するため、例えば、
実開昭58-34458号公報のウインドパルス形成回路技術を
適用することが考えられる。この文献の技術では、電圧
制御発振器23の出力信号と信号生成回路１の出力パルス
信号PDI₀とを、パルス幅比較器で比較し、両者のパルス
幅の差に応じたレベルの比較信号を出力する。そして、
この比較信号がホールド回路を介して信号生成回路１に
遅延時間制御信号として供給され、該信号生成回路１の
遅延時間が制御される。

このような文献の技術を用いれば、前記の問題点を解
決できるかもしれない。ところが、所定のパルス幅を有
するパルス信号PDI₀を生成する場合、そのパルス幅と同
じ幅のパルスをデータ領域DA内において正確に複数回繰
り返し生成することが難しい。そのため、パルス信号
（データパルス）DPからのデータの読み取りマージンが
変動してしまい、正確なデータ復調が行えない可能性が
ある。ここで、常に同じ幅のパルスを長い期間に渡って
生成することが困難なことから、データの読み取りマー
ジンの変動は、データ領域DAが長い場合に特に顕著であ
る。

本発明は、以上のような従来技術が持っていた問題点
として、データの読み取りマージンが変動して正確なデ
ータ復調が行えないという点について解決したデータ復
調回路を提供するものである。

（問題点を会見するための手段）本発明は、前記問題点を解決するために、例えば、第
１の入力信号（RDATA）に基づき所定のパルス幅を有す
る基準信号（PDI₀）を生成する信号生成回路と、前記基
準信号と第２の入力信号（PDI₁）の位相を比較してそれ
に応じた比較信号を出力する位相比較器（21）と、前記
比較信号の高周波成分を除去した信号を出力するローパ
スフィルタ（22）と、前記ローパスフィルタの出力信号
に応じた周波数の発振信号を出力する電圧制御発振器
（23）と、前記発振信号と前記基準信号とに基づきビッ
トパルス（CP）及びデータパルス（DP）を生成するデー
タ分離回路（26）と、前記データ分離回路の出力パルス
と前記発振信号のうちの１つを前記第２の入力信号とし
て出力するマルチプレクサ（25）とを、備えたデータ復
調回路において、前記信号生成回路を、所定のパルス幅
を有する第３の入力信号（a,）を生成する入力信号生
成回路（54）と、パルス幅比較回路（52,53,58,59）
と、カウンタ（55）と、パルス幅規定信号発生回路（6
3,64）と、基準信号生成回路（50,51）とで、構成して
いる。

ここで、パルス幅比較回路（52,53,58,59）は、前記
第３の入力信号のパルス幅と前記基準信号のパルス幅と
を比較し、前記基準信号のパルス幅が前記第３の入力信
号のパルス幅と一致した時に第１レベルの比較信号
（“0"のｄ）を出力し、一致していない時に第２レベル
の比較信号（“0"のｄ）を出力する回路である。カウン
タ（55）は、前記第２レベルの比較信号が出力されてい
る間は前記第３の入力信号に基づきカウント値を更新
し、前記第１レベルの比較信号が出力されている間は該
カウント値を保持する回路である。パルス幅規定信号発
生回路（63,64）は、前記カウンタのカウント値に応じ
た時間間隔でパルス幅規定信号（ｉ）を出力する回路で
ある。また、基準信号生成回路（50,51）は、前記第２
レベルの比較信号が出力されている間は、前記パルス幅
規定信号と前記第３の入力信号に基づいたパルス幅を有
する前記基準信号を生成し、前記第１レベルの比較信号
が出力されている間は、前記パルス幅規定信号と前記第
１の入力信号に基づいたパルス幅を有する前記基準信号
を生成する回路である。

（作用）本発明によれば、以上のようにデータ復調回路を構成
したので、入力信号生成回路によって第３の入力信号が
生成され、それがパルス幅比較回路、カウンタ、及び基
準信号生成回路へ与えられる。パルス幅比較回路では、
第３の入力信号のパルス幅と、基準信号生成回路で生成
される基準信号のパルス幅とを比較し、該基準信号のパ
ルス幅が第３の入力信号のパルス幅と一致した時、第１
レベルの比較信号を出力し、一致していない時、第２レ
ベルの比較信号を出力する。

第２レベルの比較信号が出力されている間、カウンタ
がカウント値を更新していき、第１レベルの比較信号が
出力されている間、該カウンタがカウント値を保持す
る。パルス幅規定信号発生回路では、カウンタのカウン
ト値に応じたパルス幅規定信号を出力し、基準信号生成
回路に与える。すると、基準信号生成回路では、前記第
２レベルの比較信号が出力されている間、パルス幅規定
信号と第３の入力信号に基づいたパルス幅の基準信号を
生成し、前記第１レベルの比較信号が出力されている
間、パルス幅規定信号と第１の入力信号に基づいたパル
ス幅の基準信号を生成し、それらの基準信号を前記のパ
ルス幅比較回路に与える。

このようにして信号生成回路で生成された基準信号に
基づき、ウインド信号のパルス幅が規定され、データの
復調が行われる。そのため、データの読み取りマージン
の変動のない、正確なデータ復調が行える。従って、前
記問題点を除去できるのである。

（実施例）本発明の実施例のデータ復調回路の構成、動作、利点
及び変形例（Ｉ）〜（Ｖ）を、第１図及び第10図〜第12
図を参照しつつ説明する。

（Ｉ）第１図のデータ復調回路第１図は本発明の実施例を示すデータ復調回路の構成
ブロック図である。なお、従来の第２図中の要素と同一
の要素には同一の符号が付されている。

このデータ復調回路が従来のものと異なる点は、第２
図の信号生成回路１に代えて構成の異なる信号生成回路
40を設けたことである。信号生成回路40は、コントロー
ル回路３から与えられるクロック信号CLKO及びトリガ信
号TRGに基づき、読み取りデータ信号RDATAのパルス幅を
調整して信号PDI₀を出力し、それを位相比較器21及びデ
ータ分離回路26に与える回路である。なお、コントロー
ル回路３には、例えば８本の信号線で接続された８個の
出力端子41が設けられている。

以上のように構成されるデータ復調回路の動作につい
て説明する。

PLL回路２の動作は従来と同様であるため、信号生成
回路40の動作を主として説明する。

先ず、コントロール回路３から出力されたトリガ信号
TRGが信号生成回路40に入力されると、該信号生成回路4
0ではコントロール回路３から与えられるクロック信号C
LKOの１周期に相当する時間t10に、出力信号PDI₀のパル
ス幅が一致するように合せ込みを行う。この動作が終了
すると、信号生成回路40は読み取りデータ信号RDATAの
パルスが入力される毎に、そのパルスによりトリガさ
れ、当初合せ込みを行った時間t10のパルス幅をもつ信
号PDI₀を出力して位相比較器21及びデータ分離回路26に
与える。

信号PDI₀はPLL回路２の入力基準信号であり、第６図
及び第７図における該信号PDI₀のパルス幅t1が、クロッ
ク信号CLKOの周期t10に相当する値になる。

ここで、コントロール回路３において、安定度の高い
水晶発振器等の発振器を用い、その出力信号を分周して
クロック信号CLKOを作り、かつそのクロック信号CLKOの
周期t10をウインド信号WDの半周期幅t3の1/2に設定して
おけば、第８図のように読み取りエラーに対するマージ
ンの最も大きい状態で、データの復調動作をさせること
ができる。その上、コントロール回路３がトリガ信号TR
Gを発するタイミングを読み取り動作開始直前とすれ
ば、読み取り動作をする毎に信号PDI₀のパルス幅がt0に
合せ込まれるため、そのパルス幅に関して事実上、温度
依存性や、経時変化という誤差要因を考える必要がなく
なるという利点がでてくる。

（II）第10図のパルス幅調整回路第10図は第１図における信号生成回路40の回路構成例
を示す図である。

この信号生成回路40は、マルチプレクサ50、Ｄ型フリ
ップフロップ（以下、D-FFという）51〜53、Ｔ型フリッ
プフロップ（以下、T-FFという）54、ダウンカウンタ5
5、遅延回路（DELAY）56、アンド回路（以下、ANDとい
う）57〜61、インバータ62,63、及びラダー回路64を備
えている。

マルチプレクサ50は、D-FF52の出力信号ｂにより２入
力信号が切換えられる回路であり、出力信号ｂが、“0"
のとき、読み取りデータ信号RDATAを入力しそれを信号
ｅとして出力し、出力信号ｂが“1"のとき、T-FF54の出
力信号ａを入力しそれを信号ｅとして出力し、それらの
信号ｅをD-FF51のクロック入力端子に与える。

D-FF51は、そのデータ入力端子Ｄが電源VDDに、その
リセット入力端子ＲがAND57の出力側に、その出力端子
ＱがD-FF52のデータ入力端子Ｄに、それぞれ接続されて
いる。このD-FF51は、リセット入力端子Ｒが“1"のと
き、出力端子Ｑから“0"の信号ｆが出力されてD-FF52に
与えられ、リセット入力端子Ｒが“1"から“0"になる
と、その状態を保持し、リセット入力端子Ｒが“0"のと
き、クロック入力端子への入力信号ｅの立上りタイミン
グでのデータ入力端子Ｄの信号レベル“1"を出力端子Ｑ
から出力し、さらにクロック入力端子への入力信号ｅに
立上りの信号反転がなければ、出力端子Ｑが現在の信号
レベルを保持する。マルチプレクサ50及びD-FF51によ
り、基準信号生成回路が構成されている。

D-FF52は、そのクロック入力端子がAND58の出力側
に、その出力端子がD-FF53のデータ入力端子Ｄにそれ
ぞれ接続されると共に、そのリセット入力端子Ｒにトリ
ガ信号TRGが入力される。このD-FF52はD-FF51と同一の
動作をなし、その出力端子からはD-FF51の出力に対し
て反転した信号ｂを出力し、それをマルチプレクサ50、
D-FF53及びAND59に与える。D-FF53は、そのクロック入
力端子がT-FF54の出力端子Ｑに、その出力端子ＱがAND5
9に、それぞれ接続され、D-FF51と同一の動作をして出
力端子Ｑから信号Ｃを出力し、それをAND59に与える。D
-FF52,53及びAND58,59により、パルス幅比較回路が構成
されている。

T-FF54は、その出力端子Ｑがマルチプレクサ50及びD-
FF53に接続され、その出力端子がAND58,61の入力側に
それぞれ接続され、そのクロック入力端子にクロック信
号CLKOが、そのリセット入力端子Ｒにトリガ信号TRGが
それぞれ入力される。このT-FF54は、クロック信号CLKO
の立下りタイミングでのみ出力端子Q,の信号（第３の
入力信号）a,が変化して1/2分周動作を行う機能を有
し、入力信号生成回路を構成している。

ダウンカウンタ55は、そのクロック入力端子がAND60
の出力側に、その出力端子「１」〜「４」がラダー回路
64に、それぞれ接続され、そのセット入力端子Ｓにはト
リガ信号TRGが入力される。このダウンカウンタ55は、
セット入力端子Ｓに入力されるトリガ信号TRGが“1"の
とき、出力端子「１」〜「４」が全てセットされて“1"
となり、トリガ信号TRGを“1"から“0"に反転させる
と、クロック入力端子に入力される信号ｊの立上りタイ
ミングで次のようなダウンカウント動作を行う。出力端
子「１」に１、「２」に２、「３」に４、「４」に８と
いう重み付けを施すと、トリガ信号TRGを“1"から“0"
に反転させた後、クロック信号ｊの立上りタイミングが
くる毎に、出力端子「１」〜「４」の信号レベルが表わ
す値が、15,14,13,…3,2,1,0,…15,14,13…という順に
変化する。

遅延回路56は、D-FF51の出力端子Ｑから与えられる信
号ｆをそのまま時間tdだけ遅延させ、その出力信号ｇを
AND57に与える回路である。遅延時間tdは、クロック信
号CLKOの1/4周期程度の値とする。

AND57は、遅延回路56の出力信号ｇとインバータ63の
出力信号ｉとの論理積をとってそれをD-FF51にリセット
信号として与える。AND58は、AND59の出力信号（第1,第
２レベルの比較信号）ｄとT-FF54の出力信号との論理
積をとってそれをD-FF52のクロック信号として与える。
AND59は、D-FF52,53の出力信号ｂとｃの論理積をとって
その信号ｄをAND58,60に与える。AND60は、AND59の出力
信号ｄとAND61の出力信号との論理積をとってその信号
ｊをダウンカウンタ55にクロック信号として与える。AN
D61は、出力信号とクロック信号CLKOの論理積をとっ
てAND60に与える回路である。

インバータ62はD-FF51の出力信号ｆを反転してラダー
回路64に与える回路、インバータ63はラダー回路64から
の信号ｈを反転してその信号（パルス幅規定信号）ｉを
AND57に与える回路である。インバータ63及びラダー回
路64により、パルス幅規定信号発生回路が構成されてい
る。

ラダー回路64は、電源VDDと大地間に直列接続された
抵抗R1〜R5及びコンデンサC1と、コンデンサC1に並列接
続されたスイッチ回路65と、各抵抗R1〜R4にそれぞれ並
列接続されたスイッチ回路66〜69とで構成されている。
コンデンサC1と抵抗R5の接続点はインバータ63の入力側
に、スイッチ回路65の制御入力端子はインバータ62の出
力側に、各スイッチ回路66〜69の制御入力端子はダウン
カウンタ55の各出力端子「１」〜「４」に、それぞれ接
続されている。各スイッチ回路65〜69は、それらの制御
入力端子に与えられるインバータ62の出力信号、ダウン
カウンタ55の出力信号k,l,m,nが“0"のとき、オフ状
態、“1"のときオン状態となる。また、各抵抗R1〜R4の
抵抗値には、 R2＝２・R1,R3＝４・R1,R4＝８・R1 の関係を持たせるものとする。

（III）第11図による第10図の回路の動作説明第10図の信号生成回路40の動作を、第11図のタイミン
グチャートを参照しつつ説明する。

なお、第11図において、t10はクロック信号CLKOの周
期、t11〜t15は信号ｆのパルス幅、tdは遅延回路56の遅
延時間、信号ｈにおけるVTはインバータ63の閾値電圧レ
ベル、VDDは電源電圧レベルをそれぞれ示している。ダ
ウンカウンタ55の内容は、その４本の出力に前述の重み
付けを施した場合と同様のそれらの出力が示す数値を表
わしており、また、〜は動作タイミングの順序を示
している。

先ず、トリガ信号TRGのパルスが信号生成回路40に入
力されると、その時点からパルス幅調整モードに入る。
信号ｂがこのモードを示す信号である。このモードに入
ると、マルチプレクサ50により、信号PDI₀（即ち、ｆ）
を出力するD-FF51のクロック入力端子にはクロック信号
CLKOの1/2分周信号である信号ａ（即ち、ｅ）が供給さ
れる。

信号ｅの立上りタイミングで、D-FF51の出力信号ｆ
は“0"から“1"に反転する。この際、カウンタ55の内容
は、15であるから、スイッチ回路66〜69は全てオン状態
にある。そのため、タイミングで示すように、スイッ
チ回路65がオンからオフに切換ってからのコンデンサC1
及び抵抗R5の接続点信号ｈにおける下降電圧の時定数
は、C1・R5である。信号ｈの電圧レベルがインバータ63
の閾値電圧VTを横ぎると、タイミングにおいてインバ
ータ63の出力信号ｉは０から“1"に反転し、それによっ
てD-FF51はリセットされ、タイミングにおいて信号ｆ
が“1"から“0"に反転する。このときの信号ｆのパルス
幅t11は、次式で表わされる。

t11＝Ｋ・C1・R5 …（１）ここで、Ｋは比例定数で、理想的には次式で表わされ
る。

Ｋ＝Ln（VDD/VT） …（２）基準のパルス幅t10と信号ｆのパルス幅t11を比較するた
め、D-FF52により信号ａの立下り相当のタイミングで信
号ｆをサンプリングする。D-FF52の出力端子の信号ｂ
が“1"であれば、t10＜t11、信号ｂが“0"になれば、t1
0＜t11と判定されたことになる。この場合、t10＞t11で
あるから、タイミングのように信号ｂは“1"のままで
ある。この判定が終って信号ｂが“1"のままであると、
タイミングのようにAND60の出力信号ｊにパルスが発
生し、ダウンカウンタ55の内容は15から14に変化する。
これによってスイッチ回路66がオフ状態となる。

次に、マルチプレクサ50の出力信号ｅが立上ると、上
記タイミング〜と同じ動作を行う。この場合のD-FF
51の出力信号ｆにおけるパルス幅t12は、次式で示され
る。

t12＝Ｋ・C1・（R5＋R1） …（３）前回のパルス幅t11よりＫ・C1・R1の分だけ増加してい
る。この場合でも、t10＞t12であるから、さらにダウン
カウンタ55をカウントダウンし、上記タイミング〜
の動作を行う。この場合の信号ｆのパルス幅t13は、 t13＝Ｋ・C1・（R5＋R2）＝Ｋ・C1・（R5＋２・R1） …（４）となり、前回のt12よりＫ・C1・R1だけ増加している。

以上の動作から、タイミング〜までの動作を１ス
テップとし、ステップ数をＮ（1,2…）とすると、Ｎス
テップ目の信号ｆのパルス幅t1Nは次式で表わされる。

t1N＝Ｋ・C1・｛R5＋（Ｎ−１）・R1｝ …（５）即ち、パルス幅t1Nはステップ毎にＫ・C1・R1ずつ増加
していき、t10＜t1Nが検出された時点、別言すれば、ス
テップにおいて信号ｂが、“1"から“0"に反転した時
点で、パルス幅調整モードを終了し、ダウンカウンタ55
はその時点のカウント内容を、それ以後再びトリガ信号
TRGのパルスが入力されるままで保持する。

以上の動作を行った結果、信号ｆのパルス幅t1Nは、 t1N＝t10＋（０〜Ｋ・C1・R1） …（６）という値におちつく。第11図ではＮ＝５の場合が示され
ている。

パルス幅調整モードが終って信号ｂが“0"になると、
マルチプレクサ50によって読み取りデータ信号RDATAが
そのまま出力され、その信号RDATAがD-FF51のクロック
信号ｅとなるため、こんどは読み取りデータ信号RDATA
の立上りでトリガされ、パルス幅t1Nのパルス信号PDI₀
が出力されていく。即ち、第１図及び第10図における信
号PDI₀のパルス幅は、 t10＋（０〜Ｋ・C1・R1）という値になる。Ｋ・C1・R1は読み取りエラーに対する
マージンのマイナス要因となるが、第10図においてダウ
ンカウンタ55のビット数を増し、調整抵抗分R1〜R4の分
解能を上げれば、Ｋ・C1・R1という値を小さくしていく
ことができる。

（IV）実施例の利点本実施例の利点をまとめれば、次のようになる。

（IV）（ｉ）FDDからの読み取りデータ信号RDATAを一
定のパルス幅の信号に変換する際、パルス幅の調整を安
定したクロック信号CLKOの周期を基準として自動的に行
い、かつその調整動作を読み取り動作の開始毎に行うた
め、データ復調時の読み取りエラーに対するマージンを
最大の状態にすることができる。

例えば、FDDの場合、パルス幅t10として１μsecを設
定した場合、Ｋ・C1・R1＝25nsec程度であれば、性能上
問題ないと考えられる。

さらに説明すると、パルス幅調整のトリガ信号TRGの
パルスを、読み取り動作を行う毎にその直前に発生さ
せ、かつ読み取りが開始するまでにパルス幅調整モード
が終了するようにしておけば、第10図におけるC1,R1〜R
5及びVT等の信号PDI₀のパルス幅を決定づける諸要因の
温度依存、あるいは経時変化等について何ら考慮を払う
必要がない。例えば、FDDの場合、ヘッドロード信号の
立上り時にトリガ信号TRGのパルスが乗るようにすれ
ば、以上のことが簡単に実現できる。

（IV）（ii）信号PDI₀（即ち、ｆ）のパルス幅は、外
部から信号が与えられない限りそのカウント値が変化し
ないダウンカウンタ55のカウント値によって制御され
る。つまり信号PDI₀のパルス幅は、その幅が所定の幅に
なった時点において（同期領域SYNCの後半部）保持され
たカウント値に基づいて規定されるため、データ領域DA
内において常に一定に保つことができる。即ち、同じ幅
のパルスを正確に複数回繰り返し生成することができ
る。その結果、パルス信号（データパルス）DPからのデ
ータの読み取りマージンが、データ領域DAの長さに関係
なく常に一定し、正確にデータ復調を行うことができ
る。

（Ｖ）変形例本発明は図示の実施例に限定されず、種々の変形が可
能である。例えば、第10図中のラダー回路64として、第
12図のような回路構成のものを採用できる。この第12図
のラダー回路は、並列接続された５個のコンデンサC11
〜C15と、これらのコンデンサC11〜C15に直列接続され
た抵抗Ｒと、この抵抗Ｒに並列接続され第10図のインバ
ータ62の出力で切換えられるスイッチ回路65と、各コン
デサC12〜C15に直列接続され第10図のダウンカウンタ55
の出力信号k,l,m,nでそれぞれ切換えられるスイッチ回
路66〜69とで構成されている。各スイッチ回路65〜69を
オンまたはオフ状態にして時定数を変え、それに応じた
パルス幅の信号ｈを第10図のインバータ63に与えること
により、第10図と同様の作用、効果が得られる。

この他、第12図以外の構成のラダー回路を用いたり、
あるいはこのラダー回路以外に、第10図の信号生成回路
40において、ダウンカウンタ55をアップカウンタ等の他
のカウンタで構成する等、種々の変形が可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、入力信
号生成回路、パルス幅比較回路、カウンタ、パルス幅規
定信号発生回路、及び基準信号生成回路によって信号生
成回路を構成したので、基準信号のパルス幅は、外部か
ら信号が与えられない限りそのカウント値が変化しない
カウンタのカウント値によって制御される。つまり基準
信号のパルス幅は、その幅が所定の幅になった時点にお
いて（同期領域の後半部）保持されたカウント値に基づ
いて規定されるため、データ領域内において常に一定に
保つことができる。即ち、同じ幅のパルスを正確に複数
回繰り返し生成することができる。その結果、データパ
ルスからのデータの読み取りマージンが、データ領域の
長さに関係なく常に一定し、正確にデータ復調を行うこ
とができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すデータ復調回路の構成ブ
ロック図、第２図は従来のデータ復調回路の構成ブロッ
ク図、第３図は第２図における読み取りデータ信号及び
切換信号の構成図、第４図及び第５図は第２図の動作を
説明するための信号波形図、第６図，第７図，第８図及
び第９図は第２図の動作を説明するためのタイミングチ
ャート、第10図は第１図中の信号生成回路の回路図、第
11図は第10図の動作を説明するためのタイミングチャー
ト、第12図は第10図中の他のラダー回路の回路図であ
る。 1,40……信号生成回路、２……PLL回路、３……コント
ロール回路、21……位相比較器、22……ローパスフィル
タ（LPF）、23……電圧制御発振器（VCO）、24……分周
器、25,50……マルチプレクサ（MPX）、26……データ分
離回路、27……オア回路（OR）、51,52,53……D-FF、54
……T-FF、55……ダウンカウンタ、58,59……アンド回
路（AND）、63……インバータ、64……ラダー回路、RDA
TA……読み取りデータ信号、CLKO……クロック信号、TR
G……トリガ信号。

Claims

【特許請求の範囲】

【請求項１】第１の入力信号に基づき所定のパルス幅を
有する基準信号を生成する信号生成回路と、前記基準信号と第２の入力信号の位相を比較してそれに
応じた比較信号を出力する位相比較器と、前記比較信号の高周波成分を除去した信号を出力するロ
ーパスフィルタと、前記ローパスフィルタの出力信号に応じた周波数の発振
信号を出力する電圧制御発振器と、前記発振信号と前記基準信号とに基づきビットパルス及
びデータパルスを生成するデータ分離回路と、前記データ分離回路の出力パルスと前記発振信号のうち
の１つを前記第２の入力信号として出力するマルチプレ
クサとを、備えたデータ復調回路において、前記信号生成回路は、所定のパルス幅を有する第３の入力信号を生成する入力
信号生成回路と、前記第３の入力信号のパルス幅と前記基準信号のパルス
幅とを比較し、前記基準信号のパルス幅が前記第３の入
力信号のパルス幅と一致した時に第１レベルの比較信号
を出力し、一致していない時に第２レベルの比較信号を
出力するパルス幅比較回路と、前記第２レベルの比較信号が出力されている間は前記第
３の入力信号に基づきカウント値を更新し、前記第１レ
ベルの比較信号が出力されている間は該カウント値を保
持するカウンタと、前記カウンタのカウント値に応じた時間間隔でパルス幅
規定信号を出力するパルス幅規定信号発生回路と、前記第２レベルの比較信号が出力されている間は、前記
パルス幅規定信号と前記第３の入力信号に基づいたパル
ス幅を有する前記基準信号を生成し、前記第１レベルの
比較信号が出力されている間は、前記パルス幅規定信号
と前記第１の入力信号に基づいたパルス幅を有する前記
基準信号を生成する基準信号生成回路とで、構成したことを特徴とするデータ復調回路。