JPH088256A - 半導体装置の配線構造および表示素子用トランジスタアレイ - Google Patents

Abstract

(57)【要約】 【目的】 抵抗値が低く、信号の伝播遅延のない半導体
装置の配線構造およびその配線構造を備えた表示素子用
トランジスタアレイを提供すること。 【構成】 基体１の表面に形成された配線パターン２
と、その配線パターン２を覆う状態で基体１上に形成さ
れた絶縁層３とからなる半導体装置の配線構造におい
て、上記配線パターン２が、少なくともアルミニウムを
主成分とする材料からなりかつ１００ｎｍ以下の厚みに
形成されているものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の配線構造
およびその配線構造を備えた表示素子用トランジスタア
レイに関するものである。

【０００２】

【従来の技術】従来の薄膜トランジスタアレイでは、例
えば基体の表面にゲート配線および補助配線が形成され
ている。補助配線は、例えば表示素子用に用いられる容
量（Ｃｓ）線や電源からの引き回し線などである。

【０００３】また、このゲート配線および補助配線を覆
う状態で上記基体上には絶縁層が形成されている。さら
にゲート配線上の絶縁層上には、活性層が形成されてい
る。またこの活性層のソース側にはソース配線が接続さ
れ、同ドレイン側にはドレイン配線が接続されている。
そして、それらを覆う状態に絶縁保護膜が形成されてい
る。

【０００４】上記のような構成の薄膜トランジスタアレ
イを備えた液晶表示装置は、より見やすくするために画
面の大型化が進んでいる。また高精細化するために、表
示画素数を増大させている。そのため、ゲート配線およ
び補助配線の抵抗値や、トランジスタ容量および寄生容
量が増加するので、これに伴う信号の伝播遅延が重要な
問題になっている。

【０００５】このうちゲート配線および補助配線の抵抗
値を下げる対策は講じやすく、例えば以下のような試み
がなされている。一つは、ゲート配線および補助配線の
材料として、モリブデン−タンタル（以下、Ｍｏ−Ｔａ
と記す）合金のように単体より抵抗値が下がる合金を採
用する方法である。また一つは、上記配線の材料とし
て、最も手に入り易くかつ抵抗値の低いアルミニウム
（以下、Ａｌと記す）またはＡｌを主成分とする金属を
採用する方法である。そして、これらの材料でゲート配
線および補助配線を形成し、配線の抵抗値を下げること
によって信号の伝播遅延の解消を図っている。

【０００６】

【発明が解決しようとする課題】しかしながらＭｏ−Ｔ
ａ合金を用いても、ゲート配線および補助配線の抵抗値
の低さが不十分であった。またＡｌまたはＡｌを主成分
とする金属材料を用いると、約３００℃以上の熱処理を
行った場合に、Ａｌと基体との熱膨張率の差によりその
金属材料に応力が生じる。そして、Ａｌ自身が、粒界構
造を有する物性が主体として加わって、金属材料表面に
ヒロックが発生し、層間ショートが起きるという問題が
あった。

【０００７】さらに上記金属材料を用いると、ゲート配
線や補助配線上にウエットエッチングでコンタクトホー
ルを形成する場合に、エッチング液によって配線が侵食
される問題が発生していた。なお、上記ヒロック発生の
防止対策には、例えば陽極酸化によって金属材料の表面
を酸化して保護膜を形成し、ゲート配線および補助配線
を形成する方法がある。または金属材料上に連続的に他
の金属を成膜した後、連続的にエッチングして多層構造
のゲート配線および補助配線を形成する方法がある。

【０００８】ところがこれらの方法では、ゲート配線お
よび補助配線が数１００ｎｍの厚みに形成される。この
ため、配線段差が大きくなって、その配線の上方に形成
される上層配線が断線し易いという問題が生じていた。
このように、従来のゲート配線および補助配線の低抵抗
化対策には様々な問題があり、信号の伝播遅延は依然と
して解決されていなかった。

【０００９】本発明は上記課題を解決するためになされ
たものであり、抵抗値が低く、信号の伝播遅延のない半
導体装置の配線構造およびその配線構造を備えた表示素
子用トランジスタアレイを提供することを目的としてい
る。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に第１の発明では、基体の表面に配線パターンが形成さ
れている。さらに上記基体上には、その配線パターンを
覆う状態に絶縁層が形成されている。このような半導体
装置の配線構造において、上記配線パターンを、少なく
ともアルミニウムを主成分とする材料からなりかつ１０
０ｎｍ以下の厚みに形成したものである。

【００１１】また第２の発明では、基体の表面に配線パ
ターンが形成されている。またこの基体上には、その配
線パターンに接続する状態に接続電極が設けられてい
る。さらに上記基体上には、上記配線パターンと上記接
続電極とを覆う状態で絶縁層が形成されている。またこ
の絶縁層には、上記接続電極に通じる状態でコンタクト
ホールが設けられている。このような半導体装置の配線
構造であって、上記配線パターンを、少なくともアルミ
ニウムを主成分とする材料からなりかつ１００ｎｍ以下
の厚みに形成したものである。

【００１２】さらに第３の発明は、ゲート配線と補助配
線とが、第１または第２の発明の半導体装置の配線構造
をなしている表示素子用トランジスタアレイである。

【００１３】

【作用】第１の発明では、低抵抗材料であるＡｌによっ
て配線パターンの抵抗値が低くなる。またその配線パタ
ーンは１００ｎｍ以下の膜厚で形成されている。このた
め、熱処理時には、粒界構造を有するＡｌの物性と、そ
して基体と配線パターンとの熱膨張率の差により配線パ
ターンに生じる応力が低減する。さらに配線パターンは
１００ｎｍ以下の膜厚で形成されているため、配線段差
が小さくなる。

【００１４】また第２の発明では、絶縁層にコンタクト
ホールが直接通じる状態で形成されないので、該コンタ
クトホールの形成の際に用いる薬品に配線パターンは侵
食されない。さらに第３の発明では、ゲート配線および
補助配線が上記第１の発明または第２の発明の構造をな
すため、ゲート配線および補助配線の抵抗値が低くな
る。

【００１５】

【実施例】以下、第１の発明および第２の発明に係る半
導体装置の配線構造と、第３の発明に係る表示素子用ト
ランジスタアレイの実施例とを図面に基づいて説明す
る。図１は第１の発明の一例を示す断面図である。図示
したようにこの配線構造は、基体１の表面に形成された
配線パターン２と、配線パターン２を覆う状態で基体１
上に形成された絶縁層３とからなる。

【００１６】配線パターン２は、少なくともＡｌを主成
分とする材料からなる。またその膜厚ｄが、１００ｎｍ
以下の厚みになるように形成されている。そして、この
ような配線パターン２を被覆するように絶縁層３が形成
されている。上記配線パターン２の材料に用いるＡｌは
低抵抗材料であるため、従来のようなＭｏ−Ｔａ合金を
材料に用いるよりは配線パターン２の抵抗値は低くな
る。

【００１７】また配線パターン２の膜厚ｄを１００ｎｍ
以下にすると、熱処理を行った場合にＡｌの物性を主要
因とする他に、基体１と配線パターン２との熱膨張率の
差により発生する応力が低減する。そのため、配線パタ
ーン２のヒロックの発生が抑えられる。

【００１８】以下に、配線パターン２の膜厚ｄとヒロッ
クの発生頻度とヒロックの高さの関係を調べた実験結果
について述べる。実験では、膜厚ｄが５０ｎｍ程度の配
線パターン２と膜厚ｄが１００ｎｍ程度の配線パターン
２とを有する配線構造をそれぞれ次のようにして形成し
た。

【００１９】まず基体１の表面に、５０ｎｍまたは１０
０ｎｍ程度の膜厚ｄの配線パターン２を形成した。その
後、常圧で行う化学的気相成長法（以下、ＣＶＤ法と記
す）によって、基体１上に絶縁層３を３００ｎｍ程度成
膜した。次いでこれらを窒素雰囲気中、３６０℃程度の
温度で４時間程度熱処理した。そして、配線パターン２
に発生したヒロックの高さとその発生頻度との関係を調
べた。なお比較例として、上記方法と同様にして膜厚が
２００ｎｍの配線パターンと、５００ｎｍの配線パター
ンとを有する配線構造をそれぞれ形成し、ヒロックの高
さとその発生頻度との関係を調べた。

【００２０】図２は上記結果を示したグラフであり、縦
軸はヒロックの発生頻度を、また横軸はヒロックの高さ
（ｎｍ）をそれぞれ示している。図に示されているよう
に、膜厚ｄが薄くなるほどヒロックの発生頻度が少なく
なり、ヒロックの高さも低くなった。特に、膜厚ｄが１
００ｎｍ以下の場合にその傾向が顕著である結果が得ら
れた。この結果から、膜厚ｄが薄くなるほど、ヒロック
の供給源が減少し、そして基体１と配線パターン２との
熱膨張率の差により配線パターン２に生じる応力が低減
することが明らかである。

【００２１】このように、第１実施例の配線構造では配
線パターン２が１００ｎｍ以下の薄い膜厚ｄに形成され
ていることから、熱処理を行っても配線パターン２にお
けるヒロックの発生が少ない配線になる。しかも、上記
のように配線パターン２の膜厚ｄが薄く形成されている
ことから、配線段差が小さいものになる。このため、こ
の配線パターン１２の上方に上層配線を形成した場合、
その上層配線（図示せず）の断線率も低減する。

【００２２】したがって上記実施例によれば、抵抗値が
低いうえ、ヒロックの発生や上層配線の断線の少ない配
線を実現できる。そして、そのような配線構造を用いる
ことによって、電気的信頼性の高い半導体装置を得るこ
とが可能になる。

【００２３】次に、第２の発明の一例を図３に示す断面
図を用いて説明する。図示したようにこの実施例におい
ても、上記実施例と同様に基体１１の表面には配線パタ
ーン１２が形成されて構成される。すなわち、配線パタ
ーン１２は少なくともＡｌを主成分とする材料からなり
かつ１００ｎｍ以下の厚みｄに形成されている。

【００２４】さらに基体１１上には、配線パターン１２
に接続する接続電極１３が設けられている。接続電極１
３は、例えば不純物を含むアモルファスシリコン、不純
物を含む多結晶シリコンなどの低抵抗半導体、またはＣ
ｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属およびそれ
らの合金などの金属材料で形成される。

【００２５】またさらに基体１１上には、上記した配線
パターン１２と接続電極１３とを覆う状態で絶縁層１４
が形成されている。そして、接続電極１３上の絶縁層１
４には、コンタクトホール１５が設けられる。

【００２６】上記のように構成された配線構造では、配
線パターン１２は接続電極１３によってコンタクトホー
ル１５に間接的に接続されるようになっている。そのた
め、絶縁層１４に例えばウエットエッチングによってコ
ンタクトホール１５を形成した場合も、配線パターン１
２はエッチングに使用する薬品に触れることがないので
侵食されない。

【００２７】また接続電極１３は、コンタクトホール１
５と配線パターン１２との接続のために設けられるもの
であり、この実施例における主の配線は配線パターン１
２である。その配線パターン１２は、低抵抗材料である
Ａｌを少なくとも主成分とする材料からなる。また１０
０ｎｍ以下の膜厚ｄに形成されており、第１実施例で説
明したように熱処理を行ってもヒロックの発生が少な
い。

【００２８】そして、このように配線パターン１２の膜
厚ｄが薄いことによって、この実施例の配線構造は配線
段差が小さいものになる。このため、この配線パターン
１２の上方に上層配線（図示せず）を形成した場合、そ
の上層配線の断線率も低減する。

【００２９】したがってこの実施例によっても、抵抗値
が低く、ヒロックの発生や上層配線の断線の少ない配線
を実現できる。また、コンタクトホール１５の形成時に
用いる薬品に耐性のある配線を実現できる。そのため、
第２実施例のような配線構造を用いることによって、よ
り電気的信頼性の高い半導体装置を得ることが可能にな
る。

【００３０】次に、第３の発明について説明する。図４
は第３の発明の一例を示した断面図であり、逆スタガ型
の表示素子用薄膜トランジスタアレイを示している。図
において符号２１で示すのは例えばガラスからなる基体
であり、基体２１上には、ゲート配線２２および補助配
線２３が形成されている。ここで補助配線２３とは、い
わゆる容量（Ｃｓ）線や電源（図示せず）からの引き回
し線などを示す。

【００３１】ゲート配線２２および補助配線２３は、上
記第１または第２の発明における実施例の配線構造と同
様の構造をなしている。なお図４では、ゲート配線２２
が上記第１実施例の配線構造をなし、補助配線２３が上
記第２実施例の配線構造をなしている状態を示してい
る。

【００３２】すなわち図４において、基体２１の表面に
はゲート配線２２の配線パターン２２ａと、補助配線２
３の配線パターン２３ａとがそれぞれ形成されている。
これら配線パターン２２ａ、２３ａは、低抵抗材料であ
るＡｌを少なくとも主成分とする材料からなりかつ１０
０ｎｍ以下の膜厚で形成されている。また基体２１上に
は、補助配線２３の配線パターン２３ａに接続する状態
で接続電極２４が設けられている。

【００３３】さらに配線パターン２２ａ、２３ａと接続
電極２４とを覆う状態で基体１１上に絶縁層２５が形成
されている。上記接続電極２４上の絶縁層２５にはコン
タクトホール３０が設けられている。そして、このよう
なゲート配線２２および補助配線２３の絶縁層２５上に
は、従来の逆スタガ型の薄膜トランジスタアレイと同様
に、活性層２６、ソース配線２７、ドレイン配線２８、
上層導体３１などが設けられている。

【００３４】例えばゲート配線２２上方の絶縁層２５上
には、活性層２６が例えば島状に設けられている。また
絶縁層２５上には、この活性層２６のソース側に接続す
る状態でソース配線２７が形成され、その活性層２６の
ドレイン側に接続する状態でドレイン配線２８が形成さ
れている。さらに、ゲート配線２２の上方の活性層２６
上にはストッパー絶縁層２９が形成されている。

【００３５】一方、補助配線２３側の絶縁層２５上に
は、コンタクトホール３０を埋め込む状態で上層導体３
１が設けられている。ここで上層導体３１とは、コンタ
クトホール３０の設けられた場所により、表示領域以外
に一体形成された駆動用薄膜トランジスタのソース配線
やドレイン配線であったりする。そして、これら表面全
体を被覆するように絶縁保護膜３２が設けられている。

【００３６】この実施例の表示素子用薄膜トランジスタ
アレイでは、ゲート配線２２、補助配線２３のそれぞれ
の配線パターン２２ａ、２３ａが、低抵抗のＡｌを少な
くとも主成分とする材料からなる。その結果、配線抵抗
値が低いものになる。また配線パターン２２ａ、２３ａ
は、１００ｎｍ以下の膜厚で形成されているので、熱処
理を行った場合でもヒロックの発生が少ない。

【００３７】さらに、このように配線パターン２２ａ、
２３ａの膜厚が薄いことによって、配線段差が小さいも
のになる。このため、ゲート配線２２の配線パターン２
２ａの上方に形成されたソース配線２７やドレイン配線
２８などの上層配線の断線率も低減する。

【００３８】また配線パターン２３ａに接続される状態
にコンタクトホール３０が絶縁層２５に形成されないの
で、例えばウエットエッチングによってコンタクトホー
ル３０を形成した場合も、配線パターン２３ａはエッチ
ングに使用する薬品により侵食されない。したがってこ
の実施例によれば、電気的信頼性が高く、かつ信号の伝
播遅延がない表示素子用薄膜トランジスタアレイが得ら
れる。

【００３９】以下に、上記第３の発明の実施例の具体的
な形成例を説明する。まずガラスからなる基体２１表面
に、スパッタリング法によってＡｌを５０ｎｍ程度成膜
する。次いで、リソグラフィーとエッチングとによって
Ａｌをパターンニングし、ゲート配線２２の配線パター
ン２２ａと補助配線２３の配線パターン２３ａとをそれ
ぞれ形成する。

【００４０】次に、スパッタリング法によって、配線パ
ターン２２ａ、２３ａを覆う状態で基体２１上に例えば
Ｔａを１００ｎｍ程度成膜する。そしてリソグラフィと
ドライエッチングとによってＴａの膜をパターンニング
して、接続電極２４を形成する。次いで、例えばＣＶＤ
法によって多結晶シリコンを堆積し、絶縁層２５を形成
する。さらにＣＶＤ法によって、この絶縁層２５上に多
結晶シリコン、窒化シリコンを順に成膜する。

【００４１】この後、リソグラフィとエッチングとによ
って窒化シリコン層、多結晶シリコン層をこの順にパタ
ーンニングし、ストッパー絶縁層２９と活性層２６とを
順に形成する。続いて、ストッパー絶縁層２９をマスク
にしたイオンシャワー法によって、活性層２６のソー
ス、ドレイン領域に不純物を注入する。

【００４２】次に、リソグラフィとウエットエッチング
とによって接続電極２４上の絶縁層２５にコンタクトホ
ール３０を形成する。その後、スパッタリング法によっ
てＡｌを全面に堆積し、この後リソグラフィとエッチン
グとによってパターンニングしてソース配線２７、ドレ
イン配線２８および上層導体３１を設ける。

【００４３】そして、これら全面を被覆するようにＣＶ
Ｄ法によって絶縁保護膜３２を形成する。以上の手順に
よって、表示素子用薄膜トランジスタアレイが得られ
る。

【００４４】上記のような手順で形成された薄膜トラン
ジスタアレイのゲート配線２２および補助配線２３部分
を、のべ面積２０００平方ミクロンメートルにわたり、
光学光学顕微鏡を用いてヒロックの観察を行った。なお
比較例として、ゲート配線、補助配線の配線パターンの
膜厚がそれぞれそれぞれ３００ｎｍ程度の薄膜トランジ
スタアレイを上記と同様の手順で作製し、同じくヒロッ
クの観察を行った。

【００４５】その結果、比較例の薄膜トランジスタアレ
イではヒロックが２０個あったのに対し、上記実施例の
薄膜トランジスタアレイではヒロックは見当たらなかっ
た。また、上記実施例は配線段差が格段に小さくなって
いるのが明らかに認められた。この結果からも、上記実
施例によればヒロックの発生が少なく、かつ配線段差が
小さい低抵抗のゲート配線２２および補助配線２３を有
する薄膜トランジスタアレイが得られることが確認され
た。

【００４６】なお、上記実施例では逆スタガ型の薄膜ト
ランジスタについて説明したが、基体２１が平坦化され
ているものであれば、逆スタガ型の他、種々の型の表示
素子用トランジスタアレイのゲート配線および補助配線
に本発明構造を適用することができる。

【００４７】

【発明の効果】以上説明したように第１の発明では、配
線パターンが低抵抗のＡｌを少なくとも主成分とする材
料で形成されているので、配線の低抵抗化を実現するこ
とができる。さらに前記配線パターンは１００ｎｍ以下
の膜厚に形成されており、熱処理を行った際にヒロック
供給源が減少し、また配線パターンに生じる応力が低減
するので、ヒロックの発生が少ない配線構造になる。ま
た前記配線パターンは１００ｎｍ以下の膜厚に形成され
ていることから、配線段差が小さい配線構造になる。し
たがって信号の伝播遅延がなくしかも信頼性の高い配線
構造を実現することができる。

【００４８】また第２の発明では、配線パターンが第１
の発明と同様に形成されるので、該第１の発明と同様の
効果が得られる。また、その配線パターンはコンタクト
ホールとは接続電極を介して間接的に接続されているの
で、前記コンタクトホールの形成に使用する薬品に侵食
されない。したがって、耐薬品性をも有する電気的信頼
性の高い配線構造を実現できる。

【００４９】さらに第３の発明では、ゲート配線と補助
配線とが上記第１または第２の発明の構造をなすので、
配線抵抗値が低くなる。そのため、信号の伝播遅延のな
い、高信頼性の表示素子用トランジスタアレイを実現す
ることができる。

【図面の簡単な説明】

【図１】第１の発明の一例を示す断面図である。

【図２】ヒロックの高さとその発生頻度の関係を示すグ
ラフであり、配線パターンの膜厚をパラメータにしたも
のである。

【図３】第２の発明の一例を示す断面図である。

【図４】第３の発明の一例を示す断面図である。

【符号の説明】

１、１１、２１ 基体 ２、１２、２２ａ、２３ａ 配線パターン ３、１４、２５ 絶縁層 １３、２４ 接続電極 １５、３０ コンタクトホール ２２ ゲート配線 ２３ 補助配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基体の表面に形成した配線パターンと、
   その配線パターンを覆う状態で前記基体上に形成した絶
   縁層とからなる半導体装置の配線構造において、 前記配線パターンは、少なくともアルミニウムを主成分
   とする材料からなりかつ１００ｎｍ以下の厚みに形成さ
   れていることを特徴とする半導体装置の配線構造。
2. 【請求項２】 基体の表面に形成した配線パターンと、 その配線パターンに接続する状態で前記基体上に設けた
   接続電極と、 前記配線パターンと前記接続電極とを覆う状態で前記基
   体上に形成した絶縁層と、 前記接続電極に通じるもので、前記絶縁層に設けられた
   コンタクトホールとからなるものであって、 前記配線パターンは、少なくともアルミニウムを主成分
   とする材料からなりかつ１００ｎｍ以下の厚みに形成さ
   れていることを特徴とする半導体装置の配線構造。
3. 【請求項３】 ゲート配線と補助配線とを有する表示素
   子用トランジスタアレイにおいて、 前記ゲート配線と前記補助配線とが、請求項１または請
   求項２記載の半導体装置の配線構造をなしていることを
   特徴とする表示素子用トランジスタアレイ。