JPH088261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH088261A JPH088261A JP14141494A JP14141494A JPH088261A JP H088261 A JPH088261 A JP H088261A JP 14141494 A JP14141494 A JP 14141494A JP 14141494 A JP14141494 A JP 14141494A JP H088261 A JPH088261 A JP H088261A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- electrode wiring
- semiconductor device
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 14
- 229910018594 Si-Cu Inorganic materials 0.000 claims abstract description 9
- 229910008465 Si—Cu Inorganic materials 0.000 claims abstract description 9
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 8
- 239000000956 alloy Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000001020 plasma etching Methods 0.000 claims description 8
- 229920003986 novolac Polymers 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 11
- 238000002161 passivation Methods 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000000463 material Substances 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000000206 photolithography Methods 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】電極配線を順テーパ状にし、パッシベーション
膜の被覆率の向上を図る。 【構成】半導体基板１１上に金属配線材料（Ａｌ−Ｓｉ
−Ｃｕ合金膜１３）を形成し、通常のフォトリソグラフ
ィ技術を用いて、所望の配線パターンを形成するための
ホトレジスト膜１４を形成する。次に、通常のＲＩＥ技
術にてエッチングする際、下地の酸化シリコン膜１２が
露出後も引続きエッチングすると、先ずホトレジスト膜
がテーパ状になり、それに伴って配線材料がエッチング
されて、テーパ状の電極配線１３ｂを形成でき、パッシ
ベーション膜１５を形成する場合、被覆性が向上し、半
導体装置の信頼性を一層向上させることが出来る。
膜の被覆率の向上を図る。 【構成】半導体基板１１上に金属配線材料（Ａｌ−Ｓｉ
−Ｃｕ合金膜１３）を形成し、通常のフォトリソグラフ
ィ技術を用いて、所望の配線パターンを形成するための
ホトレジスト膜１４を形成する。次に、通常のＲＩＥ技
術にてエッチングする際、下地の酸化シリコン膜１２が
露出後も引続きエッチングすると、先ずホトレジスト膜
がテーパ状になり、それに伴って配線材料がエッチング
されて、テーパ状の電極配線１３ｂを形成でき、パッシ
ベーション膜１５を形成する場合、被覆性が向上し、半
導体装置の信頼性を一層向上させることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に電極配線の形成方法に関する。
に関し、特に電極配線の形成方法に関する。
【０００２】
【従来の技術】従来の電極配線の形成方法について説明
すると、まず図２（ａ）に示すように、半導体基板１上
の厚さ０．２μｍの酸化シリコン膜２（フィールド酸化
膜、ゲート酸化膜およびまたは層間絶縁膜を代表して示
す）上に厚さ０．８μｍのＡｌ−Ｓｉ−Ｃｕ膜３を被着
し、通常のフォトリソグラフィー技術により、図２
（ｂ）に示すように、ホトレジスト膜４を形成し、エッ
チング技術により、図２（ｃ）に示すように、側面が垂
直もしくは逆テーパ状の配線３ａを形成する。次に、図
２（ｄ）に示すように、プラズマＣＶＤ法による窒化シ
リコン膜５（以下、プラズマ窒化膜と記す）を１．２μ
ｍ成長し、パッシベーション膜を形成していた。
すると、まず図２（ａ）に示すように、半導体基板１上
の厚さ０．２μｍの酸化シリコン膜２（フィールド酸化
膜、ゲート酸化膜およびまたは層間絶縁膜を代表して示
す）上に厚さ０．８μｍのＡｌ−Ｓｉ−Ｃｕ膜３を被着
し、通常のフォトリソグラフィー技術により、図２
（ｂ）に示すように、ホトレジスト膜４を形成し、エッ
チング技術により、図２（ｃ）に示すように、側面が垂
直もしくは逆テーパ状の配線３ａを形成する。次に、図
２（ｄ）に示すように、プラズマＣＶＤ法による窒化シ
リコン膜５（以下、プラズマ窒化膜と記す）を１．２μ
ｍ成長し、パッシベーション膜を形成していた。
【０００３】しかし、この方法では配線間隔が狭いとこ
ろでは、パッシベーション膜がオーバーハング状とな
り、電極配線の側壁や底部でのパッシベーション膜が薄
くなり、水分が入り込み易くなるために、配線材料を腐
食させる等の信頼性上の問題があった。
ろでは、パッシベーション膜がオーバーハング状とな
り、電極配線の側壁や底部でのパッシベーション膜が薄
くなり、水分が入り込み易くなるために、配線材料を腐
食させる等の信頼性上の問題があった。
【０００４】また、特開昭６３−１７７５５９号公報に
記載されているように、ゲート電極を順テーパ状に形成
する方法として、ＣＶＤ ＷＳｉ膜／スッパタＷＳｉ膜
／多結晶Ｓｉ膜のように、上部にエッチレートの速い膜
を成長させた多層膜を形成し、通常のドライエッチを行
う。すると、上部のＣＶＤ ＷＳｉ膜はエッチレートが
速いために、上面と側面が鈍角（以下側面順テーパ状と
記す）のゲート電極を形成することができる。ゲート電
極以外の電極配線としてはアルミニウム系合金の単層膜
が使用されるのが普通であり一般性がない。また、多層
膜を形成するので工程が複雑となる。
記載されているように、ゲート電極を順テーパ状に形成
する方法として、ＣＶＤ ＷＳｉ膜／スッパタＷＳｉ膜
／多結晶Ｓｉ膜のように、上部にエッチレートの速い膜
を成長させた多層膜を形成し、通常のドライエッチを行
う。すると、上部のＣＶＤ ＷＳｉ膜はエッチレートが
速いために、上面と側面が鈍角（以下側面順テーパ状と
記す）のゲート電極を形成することができる。ゲート電
極以外の電極配線としてはアルミニウム系合金の単層膜
が使用されるのが普通であり一般性がない。また、多層
膜を形成するので工程が複雑となる。
【０００５】
【発明が解決しようとする課題】このように従来の電極
配線の形成方法では、電極配線の側面が逆テーパ状もし
くは垂直状となるため、パッシベーション膜を形成した
場合、段差被覆性が悪くパッシベーション膜がオーバー
ハング状となり、電極配線の側壁や底部でのパッシベー
ション膜がうすくなる。このため、水分が入りやすくな
り、配線材料を腐食させる等の信頼性上の問題がある。
また、ゲート電極を側面順テーパ状に形成する特開昭６
３−１７７５５９号公報に開始されている手法は一般性
がなくゲート電極以外の電極配線の形成に適用すること
ができない。
配線の形成方法では、電極配線の側面が逆テーパ状もし
くは垂直状となるため、パッシベーション膜を形成した
場合、段差被覆性が悪くパッシベーション膜がオーバー
ハング状となり、電極配線の側壁や底部でのパッシベー
ション膜がうすくなる。このため、水分が入りやすくな
り、配線材料を腐食させる等の信頼性上の問題がある。
また、ゲート電極を側面順テーパ状に形成する特開昭６
３−１７７５５９号公報に開始されている手法は一般性
がなくゲート電極以外の電極配線の形成に適用すること
ができない。
【０００６】本発明の目的は、側面順テーパ状の電極配
線を形成できる半導体装置の製造方法を提供することに
ある。
線を形成できる半導体装置の製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明は、半導体基板上
の所定の絶縁膜を被覆する導電膜を堆積し、前記導電膜
を選択的に被覆するレジスト膜を形成し、前記レジスト
膜をマスクとして前記導電膜を異方性の反応性イオンエ
ッチングにより除去することにより電極配線を形成する
工程を含む半導体装置の製造方法において、前記反応性
イオンエッチングを前記絶縁膜の表面が露出した後にも
続行して上面と側面が鈍角の電極配線を形成するという
ものである。この場合、前記絶縁膜の表面が露出した段
階で側面がほぼ垂直な断面台形状にパターニングするよ
うエッチング条件を定める。
の所定の絶縁膜を被覆する導電膜を堆積し、前記導電膜
を選択的に被覆するレジスト膜を形成し、前記レジスト
膜をマスクとして前記導電膜を異方性の反応性イオンエ
ッチングにより除去することにより電極配線を形成する
工程を含む半導体装置の製造方法において、前記反応性
イオンエッチングを前記絶縁膜の表面が露出した後にも
続行して上面と側面が鈍角の電極配線を形成するという
ものである。この場合、前記絶縁膜の表面が露出した段
階で側面がほぼ垂直な断面台形状にパターニングするよ
うエッチング条件を定める。
【０００８】
【作用】エッチングの進行とともにレジスト膜が側面順
テーパ状（上面と側面が鈍角）となりそのレジスト膜の
形状が電極配線の形状に転写される。
テーパ状（上面と側面が鈍角）となりそのレジスト膜の
形状が電極配線の形状に転写される。
【０００９】
【実施例】次に本発明に関して、図面を参照して説明す
る。図１（ａ）〜（ｆ）は本発明の一実施例の説明のた
めの工程順断面図である。
る。図１（ａ）〜（ｆ）は本発明の一実施例の説明のた
めの工程順断面図である。
【００１０】まず、図１（ａ）に示すように、例えばＰ
型のシリコン基板１１上の厚さ０．２μｍの酸化シリコ
ン膜１２を被覆して厚さ０．８μｍのＡｌ−Ｓｉ−Ｃｕ
合金膜１３（Ｓｉを１％、Ｃｕを０．５％含有）を形成
する。ここでシリコン基板１１の表面部には図示しない
Ｎ型拡散層などが設けられているものとし、酸化シリコ
ン膜１２は、図示しないゲート酸化膜やフィールド酸化
膜あるいは層間絶縁膜などの代表として図示した。
型のシリコン基板１１上の厚さ０．２μｍの酸化シリコ
ン膜１２を被覆して厚さ０．８μｍのＡｌ−Ｓｉ−Ｃｕ
合金膜１３（Ｓｉを１％、Ｃｕを０．５％含有）を形成
する。ここでシリコン基板１１の表面部には図示しない
Ｎ型拡散層などが設けられているものとし、酸化シリコ
ン膜１２は、図示しないゲート酸化膜やフィールド酸化
膜あるいは層間絶縁膜などの代表として図示した。
【００１１】次に通常のフォトリソグラフィー技術を用
いて、図１（ｂ）に示すように、所望の配線パターンを
形成するためのノボラック系のホトレジスト膜１４（厚
さ１μｍ、幅０．８μｍ）を形成する。次に、マグネト
ロン放電プラズマエッチング装置中でＢＣｌ3 ガスとＣ
ｌ2 ガスとを２：３の割合で混合した混合ガス（圧力
０．１Ｐａ）を使用しホトレジスト膜１４をマスクとし
て異方性の反応性イオンエッチングを行ない、図１
（ｃ）に示すように、側面がほぼ垂直なパターンにＡｌ
−Ｓｉ−Ｃｕ膜１３ａを形成する。このときのエッチン
グ時間は約９０秒で、酸化シリコン膜１２の表面が露出
するまで行なう。従来の電極配線の形成ではこの段階で
エッチングを終了する。この段階ではホトレジスト膜１
４ａの形状で図示のようにやや側面順テーパ状になって
いる。それは、ホトレジスト膜の上端エッジ部がエッチ
ングされ易いためである。更に同一条件でエッチングを
続行するとホトレジスト膜はますます側面順テーパ状化
が進行するとともに、Ａｌ−Ｓｉ−Ｃｕ合金膜１３ａの
周辺表面が露出しそこからＡｌ−Ｓｉ−Ｃｕ合金膜のエ
ッチングが進行して、図１（ｄ）に示すように、側面順
テーパ状（断面台形状）の電極配線１３ｂが形成され
る。このオーバエッチングは６０秒行なった。
いて、図１（ｂ）に示すように、所望の配線パターンを
形成するためのノボラック系のホトレジスト膜１４（厚
さ１μｍ、幅０．８μｍ）を形成する。次に、マグネト
ロン放電プラズマエッチング装置中でＢＣｌ3 ガスとＣ
ｌ2 ガスとを２：３の割合で混合した混合ガス（圧力
０．１Ｐａ）を使用しホトレジスト膜１４をマスクとし
て異方性の反応性イオンエッチングを行ない、図１
（ｃ）に示すように、側面がほぼ垂直なパターンにＡｌ
−Ｓｉ−Ｃｕ膜１３ａを形成する。このときのエッチン
グ時間は約９０秒で、酸化シリコン膜１２の表面が露出
するまで行なう。従来の電極配線の形成ではこの段階で
エッチングを終了する。この段階ではホトレジスト膜１
４ａの形状で図示のようにやや側面順テーパ状になって
いる。それは、ホトレジスト膜の上端エッジ部がエッチ
ングされ易いためである。更に同一条件でエッチングを
続行するとホトレジスト膜はますます側面順テーパ状化
が進行するとともに、Ａｌ−Ｓｉ−Ｃｕ合金膜１３ａの
周辺表面が露出しそこからＡｌ−Ｓｉ−Ｃｕ合金膜のエ
ッチングが進行して、図１（ｄ）に示すように、側面順
テーパ状（断面台形状）の電極配線１３ｂが形成され
る。このオーバエッチングは６０秒行なった。
【００１２】次に、図１（ｅ）に示すように、ホトレジ
スト膜を除去した後、図１（ｆ）に示すように、厚さ
１．２μｍのプラズマ窒化膜１５をパッシベーション膜
として形成する。電極配線１３ｂが側面順テーパ状にな
るのでプラズマ窒化膜１５の段差被覆性が良好となる。
スト膜を除去した後、図１（ｆ）に示すように、厚さ
１．２μｍのプラズマ窒化膜１５をパッシベーション膜
として形成する。電極配線１３ｂが側面順テーパ状にな
るのでプラズマ窒化膜１５の段差被覆性が良好となる。
【００１３】このように、オーバエッチングにより側面
順テーパ状の電極配線を形成するので断面長方形状のも
のに比べると断面積が小さくなり、配線抵抗が高くなる
が、予めホトレジスト膜の幅を大きく設定しておくこと
により配線抵抗の増大は回避できる。
順テーパ状の電極配線を形成するので断面長方形状のも
のに比べると断面積が小さくなり、配線抵抗が高くなる
が、予めホトレジスト膜の幅を大きく設定しておくこと
により配線抵抗の増大は回避できる。
【００１４】以上、導電膜としてＡｌ−Ｓｉ−Ｃｕ合金
膜を例にあげて説明したが、その他半導体装置に使用さ
れる配線材料の単層膜もしくは反応性イオンエッチング
に対してエッチング速度に実質上差のない多層膜なら何
でもよいことは以上の説明から明らかである。
膜を例にあげて説明したが、その他半導体装置に使用さ
れる配線材料の単層膜もしくは反応性イオンエッチング
に対してエッチング速度に実質上差のない多層膜なら何
でもよいことは以上の説明から明らかである。
【００１５】
【発明の効果】以上説明したように本発明は、配線材料
の導電膜を異方性の反応性インオンエッチングによりパ
ターニングする際に下地の絶縁膜が露出した後にもエッ
チングを続行することにより側面順テーパ状の電極配線
を形成できるのでパッシベーション膜の被覆性を向上さ
せ、半導体装置の信頼性を向上させることができる効果
がある。
の導電膜を異方性の反応性インオンエッチングによりパ
ターニングする際に下地の絶縁膜が露出した後にもエッ
チングを続行することにより側面順テーパ状の電極配線
を形成できるのでパッシベーション膜の被覆性を向上さ
せ、半導体装置の信頼性を向上させることができる効果
がある。
【図１】本発明の一実施例の説明のための（ａ）〜
（ｆ）に分図して示す工程順断面図である。
（ｆ）に分図して示す工程順断面図である。
【図２】従来例の説明のための（ａ）〜（ｄ）に分図し
て示す工程順断面図である。
て示す工程順断面図である。
１，１１ シリコン基板 ２，１２ 酸化シリコン膜 ３，１３，１３ａ Ａｌ−Ｓｉ−Ｃｕ合金膜 ３ａ，１３ｂ，４，１４，１４ａ，１４ｂ ホトレジ
スト膜 ５，１５ プラズマ窒化膜
スト膜 ５，１５ プラズマ窒化膜
Claims (2)
- 【請求項１】 半導体基板上の所定の絶縁膜を被覆する
導電膜を堆積し、前記導電膜を選択的に被覆するレジス
ト膜を形成し、前記レジスト膜をマスクとして前記導電
膜を異方性の反応性イオンエッチングにより除去するこ
とにより電極配線を形成する工程を含む半導体装置の製
造方法において、前記反応性イオンエッチングを前記絶
縁膜の表面が露出した後にも続行して上面と側面が鈍角
の電極配線を形成することを特徴とする半導体装置の製
造方法。 - 【請求項２】 導電膜がＡｌ−Ｓｉ−Ｃｕ合金膜、レジ
スト膜がノボラック系樹脂膜、反応性イオンエッチング
用のガスがＢＣｌ3 ガスとＣｌ2 ガスとの混合ガスであ
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141494A JPH088261A (ja) | 1994-06-23 | 1994-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14141494A JPH088261A (ja) | 1994-06-23 | 1994-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088261A true JPH088261A (ja) | 1996-01-12 |
Family
ID=15291454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14141494A Pending JPH088261A (ja) | 1994-06-23 | 1994-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013070079A (ja) * | 2003-12-11 | 2013-04-18 | Intellectual Venturesii Llc | イメージセンサの無機物マイクロレンズの形成方法 |
| KR20230036793A (ko) * | 2021-09-08 | 2023-03-15 | 주식회사 키파운드리 | 디지털 아이솔레이터용 커패시터 구조를 포함하는 반도체 소자 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661195A (ja) * | 1992-08-06 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1994
- 1994-06-23 JP JP14141494A patent/JPH088261A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661195A (ja) * | 1992-08-06 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013070079A (ja) * | 2003-12-11 | 2013-04-18 | Intellectual Venturesii Llc | イメージセンサの無機物マイクロレンズの形成方法 |
| KR20230036793A (ko) * | 2021-09-08 | 2023-03-15 | 주식회사 키파운드리 | 디지털 아이솔레이터용 커패시터 구조를 포함하는 반도체 소자 및 그 제조 방법 |
| US12464736B2 (en) | 2021-09-08 | 2025-11-04 | Sk Keyfoundry Inc. | Semiconductor device with digital isolator capacitor and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6716761B2 (en) | Method of forming fine patterns | |
| US5726100A (en) | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask | |
| JP3252780B2 (ja) | シリコン層のエッチング方法 | |
| JPH079934B2 (ja) | 半導体デバイスの製造方法 | |
| JPH04290232A (ja) | 溝埋込み配線形成方法 | |
| JPH06283525A (ja) | 金属配線の形成方法 | |
| JPH06140396A (ja) | 半導体装置とその製法 | |
| JP3571784B2 (ja) | 半導体装置の配線形成方法 | |
| US6268287B1 (en) | Polymerless metal hard mask etching | |
| JPH0682759B2 (ja) | 導電性スタツドの形成方法 | |
| JP2830658B2 (ja) | 微細金属配線形成方法 | |
| US6211557B1 (en) | Contact structure using taper contact etching and polycide step | |
| JPH088261A (ja) | 半導体装置の製造方法 | |
| JPH08279488A (ja) | 半導体装置の製造方法 | |
| JP2650313B2 (ja) | ドライエッチング方法 | |
| JPS63150941A (ja) | 半導体装置の製造方法 | |
| US5633207A (en) | Method of forming a wiring layer for a semiconductor device | |
| JPH09120954A (ja) | 半導体装置の製造方法 | |
| JP3097338B2 (ja) | コンタクトホールの形成方法 | |
| US6103633A (en) | Method for cleaning metal precipitates in semiconductor processes | |
| US6548413B1 (en) | Method to reduce microloading in metal etching | |
| JP3353524B2 (ja) | 接続孔を形成する工程を有する半導体装置の製造方法 | |
| US20030064599A1 (en) | Pattern forming method | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| JPH09321024A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970121 |