JPH09321024A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09321024A
JPH09321024A JP8135028A JP13502896A JPH09321024A JP H09321024 A JPH09321024 A JP H09321024A JP 8135028 A JP8135028 A JP 8135028A JP 13502896 A JP13502896 A JP 13502896A JP H09321024 A JPH09321024 A JP H09321024A
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
semiconductor device
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8135028A
Other languages
English (en)
Inventor
Keiko Mochizuki
圭子 望月
Katsutoshi Higuchi
勝敏 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8135028A priority Critical patent/JPH09321024A/ja
Publication of JPH09321024A publication Critical patent/JPH09321024A/ja
Pending legal-status Critical Current

Links

Landscapes

  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】本発明は、DRAMにおけるビット線コンタク
トなどのコンタクトホールを形成する場合において、下
地のシリコン窒化膜が過度にエッチングされるのを防止
できるようにすることを最も主要な特徴とする。 【解決手段】たとえば、シリコン基板11の表面にゲー
ト絶縁膜12を介してゲート電極13を形成し、その表
面および側壁をシリコン窒化膜14で被覆する。そし
て、そのシリコン窒化膜14の上層にシリコン酸化膜1
6を形成した後、それをレジストパターン17をマスク
にエッチングし、ゲート電極13に対して自己整合的に
コンタクトホール18を形成する。その際、まずはC4
8 /Arの混合ガスを用いてエッチングを行い、上記
シリコン窒化膜14がプラズマ中にさらされた後に、C
HF3 /COの混合ガスに切り換えてエッチングするよ
うになっている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、たとえばフロロ
カーボン系ガスを用いた反応性イオンエッチングにより
半導体基板の表面を処理するようにしてなる半導体装置
の製造方法に関するもので、特に、SAC(Self Align
ed Contact hole )エッチングプロセスを用いて、DR
AMにおけるビット線コンタクトなどのコンタクトホー
ルを形成する場合に用いられるものである。
【0002】
【従来の技術】周知のように、フロロカーボン系ガスを
用いた反応性イオンエッチング(RIE)により、シリ
コン窒化膜を下地ストッパに、その上のシリコン酸化膜
をエッチングしようとする場合、下地のシリコン窒化膜
に対して高いエッチング選択比が要求される。
【0003】さて、上記RIEにおいて、従来より一般
的に用いられている、たとえば、フロロカーボン系のC
HF3 とCOとの混合ガスのプラズマ放電での、シリコ
ン酸化膜のシリコン窒化膜に対するエッチング選択比は
約0.8であり、同じく、C48 /CO/Ar混合ガ
スを用いた場合のエッチング選択比は約1.2であっ
た。
【0004】このため、ウェーハの面内の不均一性から
求められる、いわゆる、オーバーエッチングの際に下地
のシリコン窒化膜の削れ量が過多となりやすく、工程
上、問題となっていた。
【0005】図4は、従来のフロロカーボン系ガスを用
いたRIEによって、DRAMにおけるビット線コンタ
クトなどのコンタクトホールを形成する際の工程につい
て示すものである。
【0006】すなわち、シリコン基板1の表面にゲート
絶縁膜2を介して形成された多結晶シリコン膜からなる
ゲート電極3の表面および側壁にシリコン窒化膜4を形
成し、このシリコン窒化膜4の上層に層間絶縁膜として
のシリコン酸化膜5を形成した後、拡散層6につながる
コンタクトホール7を上記ゲート電極3に対して自己整
合的に形成しようとする場合、レジストパターン8にし
たがってシリコン酸化膜5のエッチングが行われる。
【0007】この時、シリコン窒化膜4をエッチング停
止層(下地ストッパ)として用いることにより、多少の
オーバーエッチングが行われて、シリコン酸化膜5の膜
厚やエッチング速度などのばらつきが補償される。
【0008】しかしながら、シリコン酸化膜5のシリコ
ン窒化膜4に対するエッチング選択比が不十分だと、下
地のシリコン窒化膜4までもが過度にエッチングされ、
場合によってはDRAMの信頼性を損う結果となる。
【0009】なお、下地のシリコン窒化膜4の過度のエ
ッチングを防止するために、たとえば図5(a),
(b)に示すように、いったん、エッチングがシリコン
窒化膜4に達したところでコンタクトホール7の形成を
中断し、レジストパターン9を形成し直した後に、再
度、シリコン酸化膜5のエッチングを行う方法も提案さ
れている。
【0010】ところが、この方法の場合、レジストパタ
ーン9を形成し直す際のマスクずれを完全には防止する
ことが難しいため、コンタクトホール7をゲート電極3
に対して自己整合的に形成できない。
【0011】
【発明が解決しようとする課題】上記したように、従来
においては、シリコン酸化膜のシリコン窒化膜に対する
エッチング選択比が不十分なため、下地のシリコン窒化
膜の削れ量が過多となりやすいという問題があった。
【0012】そこで、この発明は、シリコン酸化膜のシ
リコン窒化膜に対するエッチング選択比を大幅に向上で
き、下地のシリコン窒化膜が過度にエッチングされるの
を防止することが可能な半導体装置の製造方法を提供す
ることを目的としている。
【0013】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、反
応性イオンエッチングにより半導体基板の表面を処理す
るようにしてなる場合において、水素結合を持たないフ
ロロカーボン系ガスを含む第1の処理ガスを用いて、シ
リコン窒化膜に対して選択的にシリコン酸化膜をエッチ
ングする第1の工程と、水素結合を有するフロロカーボ
ン系ガスとCOガスとを含む第2の処理ガスを用いて、
シリコン窒化膜に対して選択的にシリコン酸化膜をエッ
チングする第2の工程とからなっている。
【0014】また、この発明の半導体装置の製造方法に
あっては、シリコン基板の表面にゲート絶縁膜を介して
形成されたゲート電極の表面および側壁にシリコン窒化
膜を形成し、このシリコン窒化膜の上層にシリコン酸化
膜を形成した後、そのシリコン酸化膜に前記ゲート電極
に対して自己整合的にコンタクトホールを形成する場合
において、C48 /Arの混合ガスプラズマ中にて、
前記シリコン窒化膜に対して選択的に前記シリコン酸化
膜をエッチングし、前記シリコン窒化膜がプラズマ中に
さらされた後、CHF3 /COの混合ガスプラズマ中に
て、前記シリコン窒化膜に対して選択的に前記シリコン
酸化膜をエッチングするようになっている。
【0015】この発明の半導体装置の製造方法によれ
ば、シリコン窒化膜のエッチングレートを抑制できるよ
うになる。これにより、シリコン酸化膜のシリコン窒化
膜に対するエッチング選択比を十分に確保することが可
能となるものである。
【0016】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図1は、本発明の実施の
一形態にかかる、フロロカーボン系ガスを用いたRIE
によって、DRAMにおけるビット線コンタクトなどの
コンタクトホールを形成する際の工程を示すものであ
る。
【0017】たとえば同図(a)に示すように、シリコ
ン基板11の表面にゲート絶縁膜12を介して多結晶シ
リコン膜からなるゲート電極13を形成し、その表面お
よび側壁をシリコン窒化膜14で被覆した後、上記ゲー
ト電極13をマスクとする拡散を行ってソース・ドレイ
ン領域となる拡散層15を形成する。
【0018】そして、上記シリコン窒化膜14の上層に
層間絶縁膜としてのシリコン酸化膜16を形成した後、
レジストパターン17をマスクとしてエッチング処理
(RIE)を行う。
【0019】たとえば、ここでのRIEは、まず、水素
(C−H)結合を持たないC48ガスとArガスとの
混合ガス(第1の処理ガス)の流量を5/205sccmと
し、圧力を40mTorr、RF.出力を850Wとする条
件の元で行われる。
【0020】そして、シリコン窒化膜14がエッチング
停止層(下地ストッパ)として用いられて、シリコン酸
化膜16のエッチングが行われる。また、上記条件の元
でエッチングが行われ、さらに、下地のシリコン窒化膜
14の表面がプラズマ中にさらされた後もしくは短時間
エッチングされた後においては、たとえば同図(b)に
示すように、C−H結合を有するCHF3 ガスとCOガ
スとの混合ガス(第2の処理ガス)の流量を45/15
5sccmとし、圧力を40mTorr、RF.出力を800W
とする条件に切り換えられてエッチングが行われる。
【0021】この切り換えのタイミングは、たとえば、
上記シリコン窒化膜14の表面がプラズマ中にさらされ
ることによって減少するCOの変化を、発光分光法など
によってエンドポイントとしてモニタすることで、比較
的に正確に検知できる。
【0022】こうして、エッチングの途中で条件を切り
換えることにより、たとえば同図(c)に示すように、
高選択性をもってシリコン酸化膜16がパターニングさ
れる、つまり、下地のシリコン窒化膜14の削れ量(エ
ッチングレート)を抑制しつつ、上記ゲート電極13に
対して自己整合的にコンタクトホール18を形成でき
る。
【0023】これにより、SACエッチングプロセスの
実行が確実に可能となるため、セルサイズを大幅に低減
できるとともに、小型で信頼性の高いDRAMが得られ
るようになる。
【0024】ここで、上記した本発明における、C4
8 /Arの混合ガスでのエッチングの途中で、CHF3
/COの混合ガスでのエッチングに切り換えることによ
り、シリコン酸化膜16のパターニングが高選択性をも
って可能となる理由について考察する。
【0025】図2は、シリコン窒化膜に対するエッチン
グ選択比を、本発明と従来技術とを比較して示すもので
ある。本発明のガス系によるプラズマ条件下において
は、シリコン窒化膜14に対するエッチングレートが極
端に減少する一方、シリコン酸化膜16のエッチングレ
ートはほとんど落ちない。このため、シリコン窒化膜1
4に対するエッチング選択比を、従来技術に比して格段
に向上させることが可能となる。
【0026】図3は、それぞれのガス系によるプラズマ
条件下における、シリコン窒化膜14上での反応生成膜
の組成をESCA分析した際の結果を示すものである。
この分析の結果において、SiもしくはNの値が大きい
ということは、下地のシリコン窒化膜14が見えやす
く、シリコン窒化膜14上に堆積した反応生成膜の膜厚
が薄いことを意味する。
【0027】また、C/F比が大きいということは、有
機物膜としての結合度が高く、反応生成膜としても強い
ことを意味する。このことから、C48 /Arのガス
系によるプラズマ条件下においては、シリコン窒化膜1
4上に成長する反応生成膜は厚いが、その膜は弱く、ま
た、CHF3 /COのガス系によるプラズマ条件下にお
いては、反応生成膜は薄いが、強いことが分かる。
【0028】したがって、C48 /Arの混合ガスを
用いてエッチングを行い、その後、CHF3 /COの混
合ガスを用いてエッチングを行う、本発明のガス系によ
るプラズマ条件下においては、理論上、シリコン窒化膜
14上に、厚いが弱い(C/F比が小さい)反応生成膜
と薄いが強い(C/F比が大きい)反応生成膜とが連続
して形成されることになる。
【0029】このことは、シリコン窒化膜14上に、か
なり厚くて強い反応生成膜を形成することと等しく、よ
って、シリコン酸化膜14をイオンの衝撃から充分に保
護できるようになる結果、シリコン窒化膜14に対する
エッチングレートが落ちるものと考えられる。
【0030】すなわち、本発明のガス系によるプラズマ
条件下においては、まず、C48/Arの混合ガスを
用いてエッチングを行ってシリコン窒化膜14上に厚い
反応生成膜を形成した後、その上に、CHF3 /COの
混合ガスを用いて強い反応生成膜を成長させながらエッ
チングを行うことで、シリコン窒化膜14に対するイオ
ンの衝撃を緩和させ、これにより、シリコン窒化膜14
のエッチングレートを抑えて、シリコン窒化膜14が過
度にエッチングされるのを防ぐことが可能となるもので
ある。
【0031】しかも、シリコン窒化膜14に対するエッ
チング選択比が向上されることにより、高選択性をもっ
てシリコン酸化膜16のパターニングが行えるようにな
るため、コンタクトホール18をゲート電極13に対し
て自己整合的に形成可能となる。
【0032】上記したように、シリコン窒化膜のエッチ
ングレートを抑制できるようにしている。すなわち、ま
ず、C48 /Arの混合ガスを用いてエッチングを行
ってシリコン窒化膜上に厚い反応生成膜を形成した後、
その上に、CHF3 /COの混合ガスを用いて強い反応
生成膜を成長させながらエッチングを行うようにしてい
る。これにより、シリコン窒化膜に対するイオンの衝撃
を緩和できるようになるため、シリコン酸化膜のシリコ
ン窒化膜に対するエッチング選択比を十分に確保するこ
とが可能となる。したがって、シリコン酸化膜のシリコ
ン窒化膜に対するエッチング選択比を大幅に向上でき、
下地のシリコン窒化膜が過度にエッチングされるのを防
止することが可能となるものである。
【0033】しかも、下地のシリコン窒化膜の削れ量が
過多となるのを防ぐことが可能となるため、SACエッ
チングプロセスを高精度に実行できるものである。な
お、上記した本発明の実施の一形態においては、第2の
処理ガスとしてCHF3 /COの混合ガスを用いた場合
について説明したが、これに限らず、たとえばCH3
/COの混合ガスを用いても同様の効果が期待できる。
【0034】また、DRAMに限らず、各種の半導体装
置の製造に適用することが可能である。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【0035】
【発明の効果】以上、詳述したようにこの発明によれ
ば、シリコン酸化膜のシリコン窒化膜に対するエッチン
グ選択比を大幅に向上でき、下地のシリコン窒化膜が過
度にエッチングされるのを防止することが可能な半導体
装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】この発明の実施の一形態にかかる、DRAMに
おけるビット線用コンタクトホールの形成工程を示す概
略断面図。
【図2】同じく、シリコン窒化膜に対するエッチング選
択比を、本発明と従来技術とを比較して示す概略図。
【図3】同じく、シリコン窒化膜上での反応生成膜の組
成をESCA分析した結果を示す概略図。
【図4】従来技術とその問題点を説明するために示す、
DRAMにおけるコンタクトホールの形成工程の概略断
面図。
【図5】同じく、従来のDRAMにおけるコンタクトホ
ールの他の形成工程を示す概略断面図。
【符号の説明】
11…シリコン基板 12…ゲート絶縁膜 13…ゲート電極 14…シリコン窒化膜 15…拡散層 16…シリコン酸化膜 17…レジストパターン 18…コンタクトホール

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 反応性イオンエッチングにより半導体基
    板の表面を処理するようにしてなる半導体装置の製造方
    法において、 水素結合を持たないフロロカーボン系ガスを含む第1の
    処理ガスを用いて、シリコン窒化膜に対して選択的にシ
    リコン酸化膜をエッチングする第1の工程と、 水素結合を有するフロロカーボン系ガスとCOガスとを
    含む第2の処理ガスを用いて、シリコン窒化膜に対して
    選択的にシリコン酸化膜をエッチングする第2の工程と
    からなることを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記水素結合を持たないフロロカーボン
    系ガスは、プラズマ中にCF2 + イオンを多く生成でき
    るものであることを特徴とする請求項1に記載の半導体
    装置の製造方法。
  3. 【請求項3】 前記プラズマ中にCF2 + イオンを多く
    生成できるフロロカーボン系ガスとは、C48 である
    ことを特徴とする請求項2に記載の半導体装置の製造方
    法。
  4. 【請求項4】 前記第1の処理ガスは、C48 とAr
    との混合ガスであることを特徴とする請求項1に記載の
    半導体装置の製造方法。
  5. 【請求項5】 前記水素結合を有するフロロカーボン系
    ガスとは、CHF3であることを特徴とする請求項1に
    記載の半導体装置の製造方法。
  6. 【請求項6】 前記水素結合を有するフロロカーボン系
    ガスとは、CH3 Fであることを特徴とする請求項1に
    記載の半導体装置の製造方法。
  7. 【請求項7】 前記シリコン窒化膜は、エッチング停止
    層として機能するものであることを特徴とする請求項1
    に記載の半導体装置の製造方法。
  8. 【請求項8】 前記シリコン窒化膜の表面が短時間エッ
    チングされた後に、前記第1の工程に切り換えて前記第
    2の工程を実行することを特徴とする請求項1に記載の
    半導体装置の製造方法。
  9. 【請求項9】 前記シリコン窒化膜の表面がプラズマ中
    にさらされた時点で、前記第1の工程に切り換えて前記
    第2の工程を実行することを特徴とする請求項1に記載
    の半導体装置の製造方法。
  10. 【請求項10】 前記シリコン窒化膜の表面がプラズマ
    中にさらされたことを、エンドポイントモニタにより確
    認することを特徴とする請求項9に記載の半導体装置の
    製造方法。
  11. 【請求項11】 シリコン基板の表面にゲート絶縁膜を
    介して形成されたゲート電極の表面および側壁にシリコ
    ン窒化膜を形成し、このシリコン窒化膜の上層にシリコ
    ン酸化膜を形成した後、そのシリコン酸化膜に前記ゲー
    ト電極に対して自己整合的にコンタクトホールを形成す
    る半導体装置の製造方法において、 C48 /Arの混合ガスプラズマ中にて、前記シリコ
    ン窒化膜に対して選択的に前記シリコン酸化膜をエッチ
    ングし、 前記シリコン窒化膜がプラズマ中にさらされた後、CH
    3 /COの混合ガスプラズマ中にて、前記シリコン窒
    化膜に対して選択的に前記シリコン酸化膜をエッチング
    するようにしたことを特徴とする半導体装置の製造方
    法。
JP8135028A 1996-05-29 1996-05-29 半導体装置の製造方法 Pending JPH09321024A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8135028A JPH09321024A (ja) 1996-05-29 1996-05-29 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8135028A JPH09321024A (ja) 1996-05-29 1996-05-29 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH09321024A true JPH09321024A (ja) 1997-12-12

Family

ID=15142259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8135028A Pending JPH09321024A (ja) 1996-05-29 1996-05-29 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH09321024A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000079586A1 (en) * 1999-06-24 2000-12-28 Hitachi, Ltd. Production method for semiconductor integrated circuit device and semiconductor integrated circuit device
US6346482B2 (en) 1998-05-08 2002-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved contact structure and a manufacturing method thereof
US6429478B1 (en) 1999-08-27 2002-08-06 Nec Corporation Semiconductor device which increases the capacity of a capacitor without deepening the contact hole
CN104465493A (zh) * 2013-09-24 2015-03-25 中国科学院微电子研究所 一种自对准接触孔刻蚀工艺方法
JP2016136616A (ja) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 エッチング方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346482B2 (en) 1998-05-08 2002-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved contact structure and a manufacturing method thereof
WO2000079586A1 (en) * 1999-06-24 2000-12-28 Hitachi, Ltd. Production method for semiconductor integrated circuit device and semiconductor integrated circuit device
US6429478B1 (en) 1999-08-27 2002-08-06 Nec Corporation Semiconductor device which increases the capacity of a capacitor without deepening the contact hole
CN104465493A (zh) * 2013-09-24 2015-03-25 中国科学院微电子研究所 一种自对准接触孔刻蚀工艺方法
JP2016136616A (ja) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 エッチング方法

Similar Documents

Publication Publication Date Title
US6232209B1 (en) Semiconductor device and manufacturing method thereof
JP3252780B2 (ja) シリコン層のエッチング方法
US6589879B2 (en) Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US7183198B2 (en) Method for forming a hardmask employing multiple independently formed layers of a capping material to reduce pinholes
JPH06236877A (ja) 配線形成方法とこれに用いる装置
US5872063A (en) Self-aligned contact structures using high selectivity etching
JP3248072B2 (ja) 酸化膜エッチング方法
US6117788A (en) Semiconductor etching methods
JPH05304119A (ja) ポリシリコン膜のエッチング方法
JPH09321024A (ja) 半導体装置の製造方法
US7262103B2 (en) Method for forming a salicide in semiconductor device
JP2001127039A (ja) 半導体装置の製造方法
JPH09116014A (ja) 半導体装置の製造方法
JP2005136097A (ja) 半導体装置の製造方法
KR100780629B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR20010004177A (ko) 반도체소자 제조방법
JPH09293727A (ja) 半導体装置の製造方法
US20020142596A1 (en) Method for selectively etching silicon and/or metal silicides
KR0174984B1 (ko) 반도체장치의 콘택 형성방법
JPH09219394A (ja) 半導体装置の製造方法
KR100249012B1 (ko) 반도체장치의 콘택홀 형성방법
JPH1065000A (ja) 半導体装置のコンタクトホール形成方法
JPH10321597A (ja) 半導体構造中にコンタクト孔を形成するための処理方法
JP3067739B2 (ja) エッチング方法
JPH11186224A (ja) 半導体装置の製造方法